專利名稱：一種axi總線內(nèi)寫(xiě)入數(shù)據(jù)的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，尤其涉及一種AXI總線內(nèi)寫(xiě)入數(shù)據(jù)的方法和設(shè)備。
背景技術(shù)：
AXI (Advanced extensible Interface)是一種總線協(xié)議，該協(xié)議是 ARM 公司提出的 AMBA (Advanced Microcontroller Bus Architecture) 3.0 協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。AXI總線沒(méi)有寫(xiě)操作提前返回EWR (Early Write Response)功能，只有當(dāng)被寫(xiě)數(shù)據(jù)真正寫(xiě)入到儲(chǔ)存目標(biāo)后，才會(huì)返回響應(yīng)信息(response)，這樣操作必然會(huì)導(dǎo)致較長(zhǎng)的寫(xiě)延時(shí)(write latency)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種AXI總線內(nèi)寫(xiě)入數(shù)據(jù)的方法和設(shè)備。為了對(duì)披露的實(shí)施例的一些方面有一個(gè)基本的理解，下面給出了簡(jiǎn)單的概括。該概括部分不是泛泛評(píng)述，也不是要確定關(guān)鍵/重要組成元素或描繪這些實(shí)施例的保護(hù)范圍。其唯一目的是用簡(jiǎn)單的形式呈現(xiàn)一些概念，以此作為后面的詳細(xì)說(shuō)明的序言。本發(fā)明的一方面是提出 了一種AXI總線內(nèi)寫(xiě)入數(shù)據(jù)的方法，包括:
寫(xiě)入數(shù)據(jù)，將數(shù)據(jù)存入緩沖陣列；
返回寫(xiě)入數(shù)據(jù)完成的響應(yīng)信息；
釋放緩沖陣列，將數(shù)據(jù)寫(xiě)入存儲(chǔ)器；
在一些可選的實(shí)施例中，所述的緩沖陣列包括:
數(shù)據(jù)陣列、總數(shù)據(jù)陣列和終隊(duì)列。在一些可選的實(shí)施例中，所述的緩沖陣列中，數(shù)據(jù)陣列直接接收來(lái)自AXI主設(shè)備的寫(xiě)入數(shù)據(jù)；總數(shù)據(jù)陣列通過(guò)路由整合多個(gè)數(shù)據(jù)陣列緩存的數(shù)據(jù)；終隊(duì)列將所有緩存數(shù)據(jù)寫(xiě)入存儲(chǔ)器。在一些可選的實(shí)施例中，所述的存儲(chǔ)器是易失性隨機(jī)存儲(chǔ)器。在一些可選的實(shí)施例中，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入終隊(duì)列時(shí)進(jìn)行的。在一些可選的實(shí)施例中，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入總數(shù)據(jù)陣列時(shí)進(jìn)行的。在一些可選的實(shí)施例中，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入數(shù)據(jù)陣列時(shí)進(jìn)行的。本發(fā)明的另一方面是提出一種AXI總線內(nèi)寫(xiě)入數(shù)據(jù)的設(shè)備，包括: 緩沖單元寫(xiě)入數(shù)據(jù)，將數(shù)據(jù)存入緩沖陣列；
追蹤單元返回寫(xiě)入數(shù)據(jù)完成的響應(yīng)信息；
存儲(chǔ)單元釋放緩沖陣列，將數(shù)據(jù)寫(xiě)入存儲(chǔ)器；
其中，所述追蹤單元返回響應(yīng)信息是在所述存儲(chǔ)單元將數(shù)據(jù)寫(xiě)入存儲(chǔ)器之前進(jìn)行的。在一些可選的實(shí)施例中，所述的緩沖單元包括
數(shù)據(jù)陣列、總數(shù)據(jù)陣列和終隊(duì)列。在一些可選的實(shí)施例中，所述的緩沖單元中，數(shù)據(jù)陣列直接接收來(lái)自AXI主設(shè)備的寫(xiě)入數(shù)據(jù)；總數(shù)據(jù)陣列通過(guò)路由整合多個(gè)數(shù)據(jù)陣列緩存的數(shù)據(jù)；終隊(duì)列將所有緩存數(shù)據(jù)寫(xiě)入存儲(chǔ)器。在一些可選的實(shí)施例中，所述的存儲(chǔ)器是易失性隨機(jī)存儲(chǔ)器。在一些可選的實(shí)施例中，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入終隊(duì)列時(shí)進(jìn)行的。在一些可選的實(shí)施例中，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入總數(shù)據(jù)陣列時(shí)進(jìn)行的。在一些可選的實(shí)施例中，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入數(shù)據(jù)陣列時(shí)進(jìn)行的。為了上述以及相關(guān)的目的，一個(gè)或多個(gè)實(shí)施例包括后面將詳細(xì)說(shuō)明并在權(quán)利要求中特別指出的特征。下面的說(shuō)明以及附圖詳細(xì)說(shuō)明某些示例性方面，并且其指示的僅僅是各個(gè)實(shí)施例的原則可以利用的各種方式中的一些方式。其它的益處和新穎性特征將隨著下面的詳細(xì)說(shuō)明結(jié)合附圖考慮而變得明顯，所公開(kāi)的實(shí)施例是要包括所有這些方面以及它們的等同。本發(fā)明提出了在AXI總線設(shè)備中，適當(dāng)?shù)囊隕WR寫(xiě)操作提前返回(Early WriteResponse)功能可以減少寫(xiě)延時(shí),從而提高總線的性能。


圖1是現(xiàn)有技術(shù)中寫(xiě)操作示意 圖2是本發(fā)明實(shí)施例一寫(xiě)操作示意 圖3是本發(fā)明實(shí)施例二寫(xiě)操作示意 圖4是本發(fā)明實(shí)施例三寫(xiě)操作示意 圖5是本發(fā)明的方法流程 圖6是本發(fā)明的設(shè)備示意圖。
具體實(shí)施例方式以下描述和附圖充分地示出本發(fā)明的具體實(shí)施方案，以使本領(lǐng)域的技術(shù)人員能夠?qū)嵺`它們。其他實(shí)施方案可以包括結(jié)構(gòu)的、邏輯的、電氣的、過(guò)程的以及其他的改變。實(shí)施例僅代表可能的變化。除非明確要求，否則單獨(dú)的組件和功能是可選的，并且操作的順序可以變化。一些實(shí)施方案的部分和特征可以被包括在或替換其他實(shí)施方案的部分和特征。本發(fā)明的實(shí)施方案的范圍包括權(quán)利要求書(shū)的整個(gè)范圍，以及權(quán)利要求書(shū)的所有可獲得的等同物。在本文中，本發(fā)明的這些實(shí)施方案可以被單獨(dú)地或總地用術(shù)語(yǔ)“發(fā)明”來(lái)表示，這僅僅是為了方便，并且如果事實(shí)上公開(kāi)了超過(guò)一個(gè)的發(fā)明，不是要自動(dòng)地限制該應(yīng)用的范圍為任何單個(gè)發(fā)明或發(fā)明構(gòu)思?，F(xiàn)有技術(shù)如圖1所示，在寫(xiě)傳送中，AXI主設(shè)備(AXI Master)將數(shù)據(jù)寫(xiě)入寫(xiě)數(shù)據(jù)陣列(Write QueueO)，通過(guò)路由(Router)將多個(gè)主設(shè)備的寫(xiě)數(shù)據(jù)陣列整合后，數(shù)據(jù)輸入總數(shù)據(jù)陣列(Write QueueX),之后，數(shù)據(jù)再次通過(guò)路由(Router)后寫(xiě)入終隊(duì)列(QueueX),終隊(duì)列按照FIF0(first in first out)將數(shù)據(jù)寫(xiě)入存儲(chǔ)器(Data Storage);在現(xiàn)有技術(shù)中，只有寫(xiě)數(shù)據(jù)真正寫(xiě)入存儲(chǔ)器后，才由追蹤(Tracking)返回響應(yīng)信息(response),響應(yīng)信息通過(guò)與寫(xiě)入時(shí)相反的回路返回給AXI主設(shè)備，主設(shè)備收到返回響應(yīng)信息后，確定寫(xiě)入成功，其他的設(shè)備才可以讀取該寫(xiě)入信息。如此的操作將會(huì)導(dǎo)致較長(zhǎng)的寫(xiě)延時(shí)(write latency),針對(duì)這樣的問(wèn)題，本發(fā)明提出了在AXI總線設(shè)備中，適當(dāng)?shù)囊隕WR寫(xiě)操作提前返回(EarlyWrite Response)功能可以減少寫(xiě)延時(shí),從而提高總線的性能。本發(fā)明所述的AXI主設(shè)備包括但不限于以下中央處理器CPU (CentralProcessing Unit)、圖形處理器 GPU (Graphic Processing Unit)、DMA (Direct MemoryAccess)、DSP (Digital Signal Processing)、Video 等。本發(fā)明對(duì)此不作限定。具體實(shí)施例一
如圖2所示,AXI主設(shè)備(AXI Master)將數(shù)據(jù)寫(xiě)入寫(xiě)數(shù)據(jù)陣列(Write QueueO),通過(guò)路由(Router)將多個(gè)主設(shè)備的寫(xiě)數(shù)據(jù)陣列整合后，數(shù)據(jù)輸入總數(shù)據(jù)陣列(Write QueueX)，之后，數(shù)據(jù)再次通過(guò)路由(Router),追蹤(Tracking)控制返回響應(yīng)信息(response),數(shù)據(jù)繼續(xù)寫(xiě)入終隊(duì)列(QueueX)，最終寫(xiě)入存儲(chǔ)器(Data Storage)，這時(shí)，由于已經(jīng)提前返回了響應(yīng)信息，在寫(xiě)入存儲(chǔ)器后就不再返回響應(yīng)信息(response)。本實(shí)施例中，在寫(xiě)入數(shù)據(jù)的同時(shí)，返回響應(yīng)信息，降低了寫(xiě)延時(shí)，提高了總線性能。具體實(shí)施例二
如圖3所示，AXI主設(shè)備(AXI Master)將數(shù)據(jù)寫(xiě)入寫(xiě)數(shù)據(jù)陣列(Write QueueO),通過(guò)路由(Router)將多個(gè)主設(shè)備的寫(xiě)數(shù)據(jù)陣列整合后，追蹤(Tracking)控制返回響應(yīng)信息(response)，同時(shí)，數(shù)據(jù)輸入總數(shù)據(jù)陣列(Write QueueX),之后，數(shù)據(jù)再次通過(guò)路由(Router)后，寫(xiě)入終隊(duì)列(QueueX),最終寫(xiě)入存儲(chǔ)器(Data Storage);由于已經(jīng)提前返回了響應(yīng)信息，在寫(xiě)入存儲(chǔ)器后就不再返回響應(yīng)信息(response)。在寫(xiě)入數(shù)據(jù)進(jìn)行的同時(shí)，提前返回響應(yīng)信息(response)，提高了總線的效率，數(shù)據(jù)寫(xiě)入存儲(chǔ)器的同時(shí)，響應(yīng)信息也返回到主設(shè)備，需要讀取信息的其他主設(shè)備可以更快的接收到已寫(xiě)入的返回信息，提前獲知寫(xiě)入信息，提供總線的性能。具體實(shí)施例三
如圖4所示,本實(shí)施例中，提前返回寫(xiě)操作EWR (Early Write Response)是在主設(shè)備發(fā)出寫(xiě)入信息之后，立即返回響應(yīng)信息(response)，數(shù)據(jù)寫(xiě)入存儲(chǔ)器的路徑與現(xiàn)有技術(shù)相同，在這種實(shí)施例中，由于引入EWR會(huì)對(duì)數(shù)據(jù)流之間的先后關(guān)系造成影響，因此設(shè)計(jì)時(shí)需要考慮到這一點(diǎn)，根據(jù)實(shí)際情況進(jìn)行控制，本發(fā)明對(duì)此不作限定。圖5是本發(fā)明的發(fā)明流程圖，包括
寫(xiě)入數(shù)據(jù)，將數(shù)據(jù)存入緩沖陣列；
返回寫(xiě)入數(shù)據(jù)完成的響應(yīng)信息；
釋放緩沖陣列，將數(shù)據(jù)寫(xiě)入存儲(chǔ)器。
在一些可選的實(shí)施例中，所述的緩沖陣列包括
數(shù)據(jù)陣列、總數(shù)據(jù)陣列和終隊(duì)列。在一些可選的實(shí)施例中，所述的緩沖陣列中，數(shù)據(jù)陣列直接接收來(lái)自AXI主設(shè)備的寫(xiě)入數(shù)據(jù)；總數(shù)據(jù)陣列通過(guò)路由整合多個(gè)數(shù)據(jù)陣列緩存的數(shù)據(jù)；終隊(duì)列將所有緩存數(shù)據(jù)寫(xiě)入存儲(chǔ)器。在一些可選的實(shí)施例中，所述的存儲(chǔ)器是易失性隨機(jī)存儲(chǔ)器。在一些可選的實(shí)施例中，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入終隊(duì)列時(shí)進(jìn)行的。在一些可選的實(shí)施例中，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入總數(shù)據(jù)陣列時(shí)進(jìn)行的。在一些可選的實(shí)施例中，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入數(shù)據(jù)陣列時(shí)進(jìn)行的。圖6是本發(fā)明的設(shè)備示意圖，包括
緩沖單元SOl :寫(xiě)入數(shù)據(jù)，將數(shù)據(jù)存入緩沖陣列；
存儲(chǔ)單元S03 :釋放緩沖陣列，將數(shù)據(jù)寫(xiě)入存儲(chǔ)器；
追蹤單元S02 :返回寫(xiě)入數(shù)據(jù)完成的響應(yīng)信息；
其中追蹤單元S02返回響應(yīng)信息是在所述存儲(chǔ)單元S03將數(shù)據(jù)寫(xiě)入存儲(chǔ)器之前進(jìn)行的。在一些可選的實(shí)施例中，所述的緩沖單元SOl包括
數(shù)據(jù)陣列S101、總數(shù)據(jù)陣列S102和終隊(duì)列S103。在一些可選的實(shí)施例中，所述的緩沖單元SOl中，
數(shù)據(jù)陣列SlOl直接接收來(lái)自AXI主設(shè)備的寫(xiě)入數(shù)據(jù)；
總數(shù)據(jù)陣列S102通過(guò)路由整合多個(gè)數(shù)據(jù)陣列緩存的數(shù)據(jù)；
終隊(duì)列S103將所有緩存數(shù)據(jù)寫(xiě)入存儲(chǔ)器。在一些可選的實(shí)施例中，所述的存儲(chǔ)器是易失性隨機(jī)存儲(chǔ)器。在一些可選的實(shí)施例中，所述的追蹤單元S02返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入終隊(duì)列S103時(shí)進(jìn)行的。在一些可選的實(shí)施例中，所述的追蹤單元S02返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入總數(shù)據(jù)陣列S102時(shí)進(jìn)行的。在一些可選的實(shí)施例中，所述的追蹤單元S02返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入數(shù)據(jù)陣列SlOl時(shí)進(jìn)行的。
除非另外具體陳述，術(shù)語(yǔ)比如處理、計(jì)算、運(yùn)算、確定、顯示等等可以指一個(gè)或更多個(gè)處理或者計(jì)算系統(tǒng)、或類似設(shè)備的動(dòng)作和/或過(guò)程，所述動(dòng)作和/或過(guò)程將表示為處理系統(tǒng)的寄存器或存儲(chǔ)器內(nèi)的物理(如電子)量的數(shù)據(jù)操作和轉(zhuǎn)換成為類似地表示為處理系統(tǒng)的存儲(chǔ)器、寄存器或者其他此類信息存儲(chǔ)、發(fā)射或者顯示設(shè)備內(nèi)的物理量的其他數(shù)據(jù)。信息和信號(hào)可以使用多種不同的技術(shù)和方法中的任何一種來(lái)表示。例如，在貫穿上面的描述中提及的數(shù)據(jù)、指令、命令、信息、信號(hào)、比特、符號(hào)和碼片可以用電壓、電流、電磁波、磁場(chǎng)或粒子、光場(chǎng)或粒子或者其任意組合來(lái)表示。應(yīng)該明白，公開(kāi)的過(guò)程中的步驟的特定順序或?qū)哟问鞘纠苑椒ǖ膶?shí)例。基于設(shè)計(jì)偏好，應(yīng)該理解，過(guò)程中的步驟的特定順序或?qū)哟慰梢栽诓幻撾x本公開(kāi)的保護(hù)范圍的情況下得到重新安排。所附的方法權(quán)利要求以示例性的順序給出了各種步驟的要素，并且不是要限于所述的特定順序或?qū)哟?。在上述的詳?xì)描述中，各種特征一起組合在單個(gè)的實(shí)施方案中，以簡(jiǎn)化本公開(kāi)。不應(yīng)該將這種公開(kāi)方法解釋為反映了這樣的意圖，即，所要求保護(hù)的主題的實(shí)施方案需要比清楚地在每個(gè)權(quán)利要求中所陳述的特征更多的特征。相反，如所附的權(quán)利要求書(shū)所反映的那樣，本發(fā)明處于比所公開(kāi)的單個(gè)實(shí)施方案的全部特征少的狀態(tài)。因此，所附的權(quán)利要求書(shū)特此清楚地被并入詳細(xì)描述中，其中每項(xiàng)權(quán)利要求獨(dú)自作為本發(fā)明單獨(dú)的優(yōu)選實(shí)施方案。本領(lǐng)域技術(shù)人員還應(yīng)當(dāng)理解，結(jié)合本文的實(shí)施例描述的各種說(shuō)明性的邏輯框、模塊、電路和算法步驟均可以實(shí)現(xiàn)成電子硬件、計(jì)算機(jī)軟件或其組合。為了清楚地說(shuō)明硬件和軟件之間的可交換性，上面對(duì)各種說(shuō)明性的部件、框、模塊、電路和步驟均圍繞其功能進(jìn)行了一般地描述。至于這種功能是實(shí)現(xiàn)成硬件還是實(shí)現(xiàn)成軟件，取決于特定的應(yīng)用和對(duì)整個(gè)系統(tǒng)所施加的設(shè)計(jì)約束條件。熟練的技術(shù)人員可以針對(duì)每個(gè)特定應(yīng)用，以變通的方式實(shí)現(xiàn)所描述的功能，但是，這種實(shí)現(xiàn)決策不應(yīng)解釋為背離本公開(kāi)的保護(hù)范圍。用于執(zhí)行本申請(qǐng)所述功能的通用處理器、數(shù)字信號(hào)處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)或其它可編程邏輯器件、分立門(mén)或者晶體管邏輯、分立硬件組件或者其任意組合，可以實(shí)現(xiàn)或執(zhí)行結(jié)合本文的實(shí)施例所描述的各種說(shuō)明性的邏輯框圖、模塊和電路。通用處理器可以是微處理器，或者，該處理器也可以是任何常規(guī)的處理器、控制器、微控制器或者狀態(tài)機(jī)。處理器也可能實(shí)現(xiàn)為計(jì)算設(shè)備的組合，例如，DSP和微處理器的組合、多個(gè)微處理器、一個(gè)或多個(gè)微處理器與DSP內(nèi)核的結(jié)合，或者任何其它此種結(jié)構(gòu)。結(jié)合本文的實(shí)施例所描述的方法或者算法的步驟可直接體現(xiàn)為硬件、由處理器執(zhí)行的軟件模塊或其組合。軟件模塊可以位于RAM存儲(chǔ)器、閃存、ROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存儲(chǔ)器、寄存器、硬盤(pán)、移動(dòng)磁盤(pán)、CD-ROM或者本領(lǐng)域熟知的任何其它形式的存儲(chǔ)介質(zhì)中。一種示例性的存儲(chǔ)介質(zhì)連接至處理器，從而使處理器能夠從該存儲(chǔ)介質(zhì)讀取信息，且可向該存儲(chǔ)介質(zhì)寫(xiě)入信息。當(dāng)然，存儲(chǔ)介質(zhì)也可以是處理器的組成部分。處理器和存儲(chǔ)介質(zhì)可以位于ASIC中。該ASIC可以位于用戶終端中。當(dāng)然，處理器和存儲(chǔ)介質(zhì)也可以作為分立組件存在于用戶終端中。為使本領(lǐng)域內(nèi)的任何技術(shù)人員能夠?qū)崿F(xiàn)或者使用本發(fā)明，上面對(duì)所公開(kāi)實(shí)施例進(jìn)行了描述。對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)；這些實(shí)施例的各種修改方式都是顯而易見(jiàn)的，并且本文定義的一般原理也可以在不脫離本公開(kāi)的精神和保護(hù)范圍的基礎(chǔ)上適用于其它實(shí)施例。因此，本公開(kāi)并不限于本文給出的實(shí)施例，而是與本申請(qǐng)公開(kāi)的原理和新穎性特征的最廣
范圍相一致。對(duì)于軟件實(shí)現(xiàn)，本申請(qǐng)中描述的技術(shù)可用執(zhí)行本申請(qǐng)所述功能的模塊(例如，過(guò)程、函數(shù)等)來(lái)實(shí)現(xiàn)。這些軟件代碼可以存儲(chǔ)在存儲(chǔ)器單元并由處理器執(zhí)行。存儲(chǔ)器單元可以實(shí)現(xiàn)在處理器內(nèi)，也可以實(shí)現(xiàn)在處理器外，在后一種情況下，它經(jīng)由各種手段以通信方式耦合到處理器，這些都是本領(lǐng)域中所公知的。而且，本文所述的各個(gè)方面或特征可以作為使用標(biāo)準(zhǔn)的程序設(shè)計(jì)和/或工程技術(shù)的方法、裝置或制品來(lái)實(shí)現(xiàn)。本文所使用的術(shù)語(yǔ)“制品”是要包括可以從任何計(jì)算機(jī)可讀的設(shè)備、載波或介質(zhì)來(lái)訪問(wèn)的計(jì)算機(jī)程序。例如，計(jì)算機(jī)可讀的介質(zhì)可以包括但不限于磁存儲(chǔ)設(shè)備(例如，硬盤(pán)、軟盤(pán)、磁帶等)、光盤(pán)(例如，緊湊光盤(pán)(CD)、數(shù)字通用光盤(pán)(DVD)等)、智能卡以及閃速存儲(chǔ)設(shè)備(例如，EPROM、卡、棒、鑰匙驅(qū)動(dòng)器等)。此外，本文描述的各種存儲(chǔ)介質(zhì)表示為用于存儲(chǔ)信息的一個(gè)或多個(gè)設(shè)備和/或其它機(jī)器可讀介質(zhì)。術(shù)語(yǔ)“機(jī)器可讀介質(zhì)”包括但不限于能夠存儲(chǔ)、包含和/或攜帶指令和/或數(shù)據(jù)的無(wú)線信道和各種其它介質(zhì)。上文的描述包括一個(gè)或多個(gè)實(shí)施例的舉例。當(dāng)然，為了描述上述實(shí)施例而描述部件或方法的所有可能的結(jié)合是不可能的，但是本領(lǐng)域普通技術(shù)人員應(yīng)該認(rèn)識(shí)到，各個(gè)實(shí)施例可以做進(jìn)一步的組合和排列。因此，本文中描述的實(shí)施例旨在涵蓋落入所附權(quán)利要求書(shū)的保護(hù)范圍內(nèi)的所有這樣的改變、修改和變型。此外，就說(shuō)明書(shū)或權(quán)利要求書(shū)中使用的術(shù)語(yǔ)“包含”，該詞的涵蓋方式類似于術(shù)語(yǔ)“包括”，就如同“包括，”在權(quán)利要求中用作銜接詞所解釋的那樣。此外，使用在權(quán)利要求書(shū)的說(shuō)明書(shū)中的任何一個(gè)術(shù)語(yǔ)“或者”是要表示“非排它性的或者”。
權(quán)利要求
1.一種AXI總線內(nèi)寫(xiě)入數(shù)據(jù)的方法，其特征在于，包括: 寫(xiě)入數(shù)據(jù)，將數(shù)據(jù)存入緩沖陣列； 返回寫(xiě)入數(shù)據(jù)完成的響應(yīng)信息； 釋放緩沖陣列，將數(shù)據(jù)寫(xiě)入存儲(chǔ)器。
2.如權(quán)利要求1所述的方法，其特征在于，所述的緩沖陣列包括: 數(shù)據(jù)陣列、總數(shù)據(jù)陣列和終隊(duì)列。
3.如權(quán)利要求2所述的方法，其特征在于，所述的緩沖陣列中，數(shù)據(jù)陣列直接接收來(lái)自AXI主設(shè)備的寫(xiě)入數(shù)據(jù)；總數(shù)據(jù)陣列通過(guò)路由整合多個(gè)數(shù)據(jù)陣列緩存的數(shù)據(jù)；終隊(duì)列將所有緩存數(shù)據(jù)寫(xiě)入存儲(chǔ)器。
4.如權(quán)利要求1所述的方法，其特征在于，所述的存儲(chǔ)器是易失性隨機(jī)存儲(chǔ)器。
5.如權(quán)利要求1至4任一項(xiàng)所述的方法，其特征在于，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入終隊(duì)列時(shí)進(jìn)行的。
6.如權(quán)利要求1至4任一項(xiàng)所述的方法，其特征在于，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入總數(shù)據(jù)陣列時(shí)進(jìn)行的。
7.如權(quán)利要求1至4任一項(xiàng)所述的方法，其特征在于，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入數(shù)據(jù)陣列時(shí)進(jìn)行的。
8.—種AXI總線內(nèi)寫(xiě)入數(shù)據(jù)的設(shè) 備，其特征在于，包括: 緩沖單元:寫(xiě)入數(shù)據(jù)，將數(shù)據(jù)存入緩沖陣列； 存儲(chǔ)單元:釋放緩沖陣列，將數(shù)據(jù)寫(xiě)入存儲(chǔ)器； 追蹤單元:返回寫(xiě)入數(shù)據(jù)完成的響應(yīng)信息； 其中，所述追蹤單元返回響應(yīng)信息是在所述存儲(chǔ)單元將數(shù)據(jù)寫(xiě)入存儲(chǔ)器之前進(jìn)行的。
9.如權(quán)利要求8所述的設(shè)備，其特征在于，所述的緩沖單元包括: 數(shù)據(jù)陣列、總數(shù)據(jù)陣列和終隊(duì)列。
10.如權(quán)利要求9所述的設(shè)備，其特征在于，所述的緩沖單元中，數(shù)據(jù)陣列直接接收來(lái)自AXI主設(shè)備的寫(xiě)入數(shù)據(jù)；總數(shù)據(jù)陣列通過(guò)路由整合多個(gè)數(shù)據(jù)陣列緩存的數(shù)據(jù)；終隊(duì)列將所有緩存數(shù)據(jù)寫(xiě)入存儲(chǔ)器。
11.如權(quán)利要求8所述的設(shè)備，其特征在于，所述的存儲(chǔ)器是易失性隨機(jī)存儲(chǔ)器。
12.如權(quán)利要求8至11任一項(xiàng)所述的設(shè)備，其特征在于，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入終隊(duì)列時(shí)進(jìn)行的。
13.如權(quán)利要求8至11任一項(xiàng)所述的設(shè)備，其特征在于，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入總數(shù)據(jù)陣列時(shí)進(jìn)行的。
14.如權(quán)利要求8至11任一項(xiàng)所述的設(shè)備，其特征在于，所述的返回響應(yīng)信息是在數(shù)據(jù)寫(xiě)入數(shù)據(jù)陣列時(shí)進(jìn)行的。
全文摘要
本發(fā)明提出了一種AXI總線內(nèi)寫(xiě)入數(shù)據(jù)的方法和設(shè)備，包括寫(xiě)入數(shù)據(jù)，將數(shù)據(jù)存入緩沖陣列；返回寫(xiě)入數(shù)據(jù)完成的響應(yīng)信息；釋放緩沖陣列，將數(shù)據(jù)寫(xiě)入存儲(chǔ)器；其中，所述的返回響應(yīng)信息是在所述將數(shù)據(jù)寫(xiě)入存儲(chǔ)器之前進(jìn)行的。在AXI總線設(shè)備中，適當(dāng)?shù)囊隕WR寫(xiě)操作提前返回功能可以減少寫(xiě)延時(shí)，從而提高總線的性能。
文檔編號(hào)G06F13/16GK103077136SQ201110326599
公開(kāi)日2013年5月1日 申請(qǐng)日期2011年10月25日 優(yōu)先權(quán)日2011年10月25日
發(fā)明者許海輝 申請(qǐng)人:廣東新岸線計(jì)算機(jī)系統(tǒng)芯片有限公司