專利名稱：集成電路最長(zhǎng)可測(cè)路徑選擇測(cè)試方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字集成電路測(cè)試技術(shù)領(lǐng)域，特別涉及一種集成電路最長(zhǎng)可測(cè)路徑選擇測(cè)試方法及系統(tǒng)。
背景技術(shù)：
在數(shù)字電路測(cè)試領(lǐng)域，針對(duì)延遲測(cè)試提出的方法有很多，其中兩種主要的故障模型是跳變故障模型和路徑延遲故障模型。跳變故障模型所需要的傳出路徑并不要求是通過(guò)目標(biāo)門的最長(zhǎng)路徑，但是如果跳變故障非常小，則由于傳出路徑太短，則該小延遲故障(SDD)有可能逃脫測(cè)試，因此很有必要提出一些最長(zhǎng)可測(cè)路徑選擇方法。Sharma and Patel提出了一種基于圖論和ATPG-driven的方法,通過(guò)選擇一小部分最長(zhǎng)路徑來(lái)覆蓋所有的門，該方法分從門往前到PI和從門往后到PO分別找最長(zhǎng)路徑，但該方法只適合選擇通過(guò)每個(gè)門的一條最長(zhǎng)路徑，不能擴(kuò)展到選擇通過(guò)每個(gè)門的多條最長(zhǎng)路徑。該算法具有較高的復(fù)雜度，路徑選擇的時(shí)間較長(zhǎng)。Tayade and Abraham通過(guò)建立一個(gè)SAT-based constraint-sat isf act ion問(wèn)題來(lái)估算在串?dāng)_存在情況下的最大路徑延遲，從而提取邏輯和時(shí)間的約束。這些方法都在尋找可測(cè)路徑時(shí)采用了未加修改的ATPG(Automatic Test PatternGenaration,自動(dòng)測(cè)試向量生成)策略，由于大量的回溯，從而造成時(shí)間開銷很大。Walker等人選擇通過(guò)每個(gè)門的k條最長(zhǎng)路徑,該方法標(biāo)志每個(gè)門的扇入扇出區(qū)，從能夠達(dá)到門的PI開始往后一次擴(kuò)展一個(gè)門，直到擴(kuò)展到PO。每次擴(kuò)展一個(gè)門，就需要判斷這條路徑是否可測(cè)，對(duì)可測(cè)性的判斷需要花費(fèi)太多的時(shí)間。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問(wèn)題本發(fā)明要解決的技術(shù)問(wèn)題是:如何提聞集成電路最大路徑選擇的效率，以提聞延遲故障測(cè)試的效率。( 二 )技術(shù)方案為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種集成電路最長(zhǎng)可測(cè)路徑選擇測(cè)試方法，包括以下步驟:S1:對(duì)集成電路進(jìn)行預(yù)處理，以獲得所述集成電路中的所有b-f段，所述b-f段是指一對(duì)具有前后繼關(guān)系、并存在敏化值沖突的段；S2:將所述集成電路中的當(dāng)前門V的扇入?yún)^(qū)域和扇出區(qū)域所包括的門依次放入集合IN和集合OUT中；S3:從當(dāng)前門V開始，記錄與其對(duì)應(yīng)的集合IN中的每個(gè)門到當(dāng)前門V的期望最大延遲、以及與其對(duì)應(yīng)的集合OUT中的每個(gè)門到輸出的期望最大延遲，所述期望最大延遲為兩個(gè)門之間，不考慮經(jīng)過(guò)所述兩個(gè)門的路徑是否可測(cè)的最大延遲；S4:判斷與當(dāng)前門V對(duì)應(yīng)的集合IN中的每一個(gè)輸入,若與當(dāng)前門V之間未構(gòu)成b-f段，則將該輸入所處的段放入集合Frat中，所述集合Frat為包含了所有能夠經(jīng)過(guò)門V的部分路徑，并按照所述部分路徑的最大期望延遲排序的集合；S5:若所述集合Fwt為空集，則結(jié)束后續(xù)步驟，否則執(zhí)行步驟S6 ；S6:從集合Frat中選擇具有最大期望延遲的部分路徑P，檢查其后繼的所有段的期望延遲，并選擇期望延遲最大的后繼段S，若后繼段S與部分路徑P不構(gòu)成b-f段，則將后繼段S加入部分路徑P中，以實(shí)現(xiàn)對(duì)部分路徑P的更新，再重復(fù)執(zhí)行步驟S6，直到所述部分路徑P到達(dá)輸出后，將該部分路徑P作為路徑，再執(zhí)行步驟S7，若后繼段S與部分路徑P構(gòu)成b-f段，則執(zhí)行步驟S6繼續(xù)選擇其他的期望延遲最大的后繼段，若不存在能夠選擇的后繼段，則執(zhí)行步驟S8;S7:若該路徑已經(jīng)在所選擇地可測(cè)路徑集合中，則直接保留該路徑，否則采用自動(dòng)測(cè)試向量生成工具對(duì)該路徑進(jìn)行可測(cè)性測(cè)試，若不可測(cè)，則返回至步驟S6，若可測(cè)，則將該路徑作為路徑選擇的結(jié)果，并將該結(jié)果放入所述可測(cè)路徑集合中，將當(dāng)前門V更新為其他的門，返回步驟S2，直至所述集成電路中的所有門均被選擇過(guò)后，再執(zhí)行步驟S9 ；S8:將該部分路徑P末尾的段去掉，并在集合Frat中重新選擇期望延遲最大的部分路徑，返回步驟S6 ；S9:對(duì)所述可測(cè)路徑集合中的每一條路徑進(jìn)行敏化，以生成相應(yīng)的測(cè)試向量，并通過(guò)生成的測(cè)試向量進(jìn)行延遲故障測(cè)試。優(yōu)選地,步驟SI具體包括以下步驟:Sll:將集成電路劃分為若干無(wú)扇出的段；S12:從以輸入為起點(diǎn)的段開始以段為單位掃描所述集成電路，并記錄每一個(gè)段的后繼段；S13:通過(guò)對(duì)每一個(gè)段和與其對(duì)應(yīng)的后繼段進(jìn)行敏化，檢查每一個(gè)段和與其對(duì)應(yīng)的后繼段之間的敏化值是否存在沖突，若存在沖突，則將該段和其后繼段作為一對(duì)b-f段，以記錄所有的b-f段。優(yōu)選地,步驟S2具體包括以下步驟:S21:判斷當(dāng)前門V是否為輸入，若是，則執(zhí)行步驟S22，若否，則執(zhí)行步驟S23 ；S22:從當(dāng)前門V向前遍歷，獲得其扇出區(qū)域，并將扇出區(qū)域所到達(dá)的輸出放入集合0UT，并將當(dāng)前門V放入集合IN ；S23:從當(dāng)前門V向后遍歷，獲得其扇入?yún)^(qū)域，并將扇入?yún)^(qū)域所包含的輸入放入集合IN，從當(dāng)前門V向前遍歷，獲得其扇出區(qū)域，并將扇出區(qū)域所到達(dá)的輸出放入集合OUT。本發(fā)明還公開了一種集成電路最長(zhǎng)可測(cè)路徑選擇測(cè)試系統(tǒng)，包括:預(yù)處理模塊，用于對(duì)集成電路進(jìn)行預(yù)處理，以獲得所述集成電路中的所有b-f段，所述b-f段是指一對(duì)具有前后繼關(guān)系、并存在敏化值沖突的段；放入模塊，用于將所述集成電路中的當(dāng)前門V的扇入?yún)^(qū)域和扇出區(qū)域所包括的門依次放入集合IN和集合OUT中；記錄模塊,用于從當(dāng)前門V開始,記錄與其對(duì)應(yīng)的集合IN中的每個(gè)門到當(dāng)前門V的期望最大延遲、以及與其對(duì)應(yīng)的集合OUT中的每個(gè)門到輸出的期望最大延遲，所述期望最大延遲為兩個(gè)門之間，不考慮經(jīng)過(guò)所述兩個(gè)門的路徑是否可測(cè)的最大延遲；路徑判斷模塊，用于判斷與當(dāng)前門V對(duì)應(yīng)的集合IN中的每一個(gè)輸入，若與當(dāng)前門V之間未構(gòu)成b-f段，則將該輸入所處的段放入集合Fwt中，所述集合Frat為包含了所有能夠經(jīng)過(guò)門V的部分路徑，并按照所述部分路徑的最大期望延遲排序的集合；集合判斷模塊，用于若所述集合Frat為空集，則結(jié)束后續(xù)步驟，否則執(zhí)行路徑更新模塊；路徑更新模塊，用于從集合Frat中選擇具有最大期望延遲的部分路徑P，檢查其后繼的所有段的期望延遲，并選擇期望延遲最大的后繼段S，若后繼段S與部分路徑P不構(gòu)成b-f段，則將后繼段S加入部分路徑P中，以實(shí)現(xiàn)對(duì)部分路徑P的更新，再重復(fù)執(zhí)行路徑更新模塊，直到所述部分路徑P到達(dá)輸出后，將該部分路徑P作為路徑，再執(zhí)行可測(cè)性判斷模塊，若后繼段S與部分路徑P構(gòu)成b-f段，則執(zhí)行路徑更新模塊繼續(xù)選擇其他的期望延遲最大的后繼段，若不存在能夠選擇的后繼段，則執(zhí)行重新選擇模塊；可測(cè)性判斷模塊，用于若該路徑已經(jīng)在所選擇地可測(cè)路徑集合中，則直接保留該路徑，否則采用自動(dòng)測(cè)試向量生成工具對(duì)該路徑進(jìn)行可測(cè)性測(cè)試，若不可測(cè)，則返回至路徑更新模塊，若可測(cè)，則將該路徑作為路徑選擇的結(jié)果，并將該結(jié)果放入所述可測(cè)路徑集合中，將當(dāng)前門V更新為其他的門，返回放入模塊，直至所述集成電路中的所有門均被選擇過(guò)后，再執(zhí)行測(cè)試模塊；重新選擇模塊，用于將該部分路徑P末尾的段去掉，并在集合Fwt中重新選擇期望延遲最大的部分路徑，返回路徑更新模塊；測(cè)試模塊，用于對(duì)所述可測(cè)路徑集合中的每一條路徑進(jìn)行敏化，以生成相應(yīng)的測(cè)試向量，并通過(guò)生成的測(cè)試向量進(jìn)行延遲故障測(cè)試。優(yōu)選地，預(yù)處理模塊具體包括:劃分模塊，用于將集成電路劃分為若干無(wú)扇出的段；掃描模塊，用于從以輸入為起點(diǎn)的段開始以段為單位掃描所述集成電路，并記錄每一個(gè)段的后繼段；敏化檢查模塊，用于通過(guò)對(duì)每一個(gè)段和與其對(duì)應(yīng)的后繼段進(jìn)行敏化，檢查每一個(gè)段和與其對(duì)應(yīng)的后繼段之間的敏化值是否存在沖突，若存在沖突，則將該段和其后繼段作為一對(duì)b-f段，以記錄所有的b-f段。優(yōu)選地，放入模塊具體包括:判斷子模塊，用于判斷當(dāng)前門V是否為輸入，若是，則執(zhí)行門輸入模塊，若否，則執(zhí)行內(nèi)部門模塊；門輸入模塊，用于從當(dāng)前門V向前遍歷，獲得其扇出區(qū)域，并將扇出區(qū)域所到達(dá)的輸出放入集合0UT，并將當(dāng)前門V放入集合IN ；內(nèi)部門模塊，用于從當(dāng)前門V向后遍歷，獲得其扇入?yún)^(qū)域，并將扇入?yún)^(qū)域所包含的輸入放入集合IN，從當(dāng)前門V向前遍歷，獲得其扇出區(qū)域，并將扇出區(qū)域所到達(dá)的輸出放入集合OUT。(三)有益效果本發(fā)明通過(guò)對(duì)集成電路進(jìn)行預(yù)處理，獲得了所述集成電路中的所有b-f段，避免了回溯，降低了在路徑選擇時(shí)，減少了對(duì)部分路徑的測(cè)試次數(shù)，大大提高了集成電路最大路徑選擇的效率，實(shí)現(xiàn)了提高延遲故障測(cè)試的效率。


圖1是按照本發(fā)明一種實(shí)施方式的集成電路最長(zhǎng)可測(cè)路徑選擇測(cè)試方法的流程圖；圖2是表示門的后繼段的示意圖；圖3是用于計(jì)算門到輸出的最長(zhǎng)距離的示例圖；圖4是用于計(jì)算部分路徑最大延遲的示例圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說(shuō)明本發(fā)明，但不用來(lái)限制本發(fā)明的范圍。圖1是按照本發(fā)明一種實(shí)施方式的集成電路最長(zhǎng)可測(cè)路徑選擇測(cè)試方法的流程圖，包括以下步驟:S1:對(duì)集成電路進(jìn)行預(yù)處理，以獲得所述集成電路中的所有b-f段，所述b-f段是指一對(duì)具有前后繼關(guān)系、并存在敏化值沖突的段；其中，步驟SI具體包括以下步驟:Sll:將集成電路劃分為若干無(wú)扇出的段；S12:從以輸入為起點(diǎn)的段開始以段為單位掃描所述集成電路，并記錄每一個(gè)段的后繼段；某一段的直接后繼段就是與該段直接連著的段。某一段的后繼段是指從該段出發(fā)，經(jīng)過(guò)某些段之后，能到達(dá)的段的集合，也包括直接后繼段。參照?qǐng)D2，a的直接后繼段有c和b，a的后繼段有C、b、g和i，d的直接后繼段有e和f，d的后繼段有e、f、g、h和i。S13:通過(guò)對(duì)每一個(gè)段和與其對(duì)應(yīng)的后繼段進(jìn)行敏化，檢查每一個(gè)段和與其對(duì)應(yīng)的后繼段之間的敏化值是否存在沖突，若存在沖突，則將該段和其后繼段作為一對(duì)b-f段，以記錄所有的b-f段。在找b-f段時(shí)，電路中的某一個(gè)段不需要和其它所有段進(jìn)行比較，只要和它的后繼段比較即可，因?yàn)閷?duì)于不是后繼段的段，它們之間不能構(gòu)成路徑，即便敏化時(shí)存在有沖突，也不影響對(duì)不可測(cè)路徑的辨別。對(duì)于任何一段，只要遍歷電路，都可以找到該段的所有后繼段，這些后繼段形成一個(gè)區(qū)域錐，圖2表示了區(qū)域錐a (即圖2中的“cone a”)和區(qū)域錐d(即圖2中的“cone d”)，它們分別是a段和d段的后繼段的集合。以段a為例闡述找bf算法的實(shí)施過(guò)程。首先標(biāo)注找到了段a的后繼區(qū)域錐conea，從段a開始往后搜索，有二個(gè)分支，b和C。先比較a和b的敏化條件，如果沒(méi)有沖突，就再繼續(xù)比較a和b的后繼段(g和i段)；如果有沖突，則a和b構(gòu)成bf段，不需要再比較a和b的后繼段g和i。這樣，能縮減搜索的分支，提高搜索的速度。S2:將所述集成電路中的當(dāng)前門V的扇入?yún)^(qū)域和扇出區(qū)域所包括的門依次放入集合IN和集合OUT中；S3:從當(dāng)前門V開始，記錄與其對(duì)應(yīng)的集合IN中的每個(gè)門到當(dāng)前門V的期望最大延遲、以及與其對(duì)應(yīng)的集合OUT中的每個(gè)門到輸出的期望最大延遲，所述期望最大延遲為兩個(gè)門之間，不考慮經(jīng)過(guò)所述兩個(gè)門的路徑是否可測(cè)的最大延遲；其中，計(jì)算每個(gè)門到輸出的期望最大延遲，參照?qǐng)D3，在這里我們采取從后往前層序遍歷的方法，每一層所有門到輸出PO的最長(zhǎng)距離以直接后繼門到輸出PO的最長(zhǎng)距離為基礎(chǔ)，用公式表示為1O =max(/, +delay唭中，1(；表示門G到輸出P0的最長(zhǎng)距離，delay (G, Si)表示門G到后繼門Si的延遲，從后往前，先計(jì)算S8，S9, S10, S11, S12和S13這6個(gè)門到輸出PO最長(zhǎng)延遲，然后往上一層，計(jì)算s3，S4, S5, S6和S7這5個(gè)門到輸出PO的最長(zhǎng)延遲，再計(jì)算上一層S1和S2到輸出PO的最長(zhǎng)延遲，一直往上計(jì)算到輸入PI，其中，S1到輸出PO的最長(zhǎng)延遲是S3到輸出PO的最長(zhǎng)延遲加上S1S3之間延遲與S4到輸出PO的最長(zhǎng)延遲加上S1S4之間延遲的最大值。S4:判斷與當(dāng)前門V對(duì)應(yīng)的集合IN中的每一個(gè)輸入,若與當(dāng)前門V之間未構(gòu)成b-f段，則將該輸入所處的段放入集合Frat中，所述集合Frat為包含了所有能夠經(jīng)過(guò)門V的部分路徑，并按照所述部分路徑的最大期望延遲排序的集合；S5:若所述集合Fwt為空集，則結(jié)束后續(xù)步驟，否則執(zhí)行步驟S6 ；S6:從集合Frat中選擇具有最大期望延遲的部分路徑P，檢查其后繼的所有段的期望延遲，并選擇期望延遲最大的后繼段S，若后繼段S與部分路徑P不構(gòu)成b-f段，則將后繼段S加入部分路徑P中，以實(shí)現(xiàn)對(duì)部分路徑P的更新，再重復(fù)執(zhí)行步驟S6，直到所述部分路徑P到達(dá)輸出后，將該部分路徑P作為路徑，再執(zhí)行步驟S7，若后繼段S與部分路徑P構(gòu)成b-f段，則執(zhí)行步驟S6繼 續(xù)選擇其他的期望延遲最大的后繼段，若不存在能夠選擇的后繼段，則執(zhí)行步驟S8 ;對(duì)于每條部分路徑，它的最大期望延遲分以下兩種情況計(jì)算:(I)當(dāng)部分路徑還沒(méi)有通過(guò)門V時(shí)，部分路徑的最大期望延遲是部分路徑的延遲、部分路徑的終點(diǎn)到門V的最大延遲和門V到PO的最大延遲這三個(gè)延遲之和；(2)當(dāng)部分路徑已經(jīng)通過(guò)門V時(shí)，部分路徑的最大期望延遲為部分路徑的延遲和部分路徑的終點(diǎn)到PO的最長(zhǎng)延遲之和。參照?qǐng)D4，選則通過(guò)門g的k條最長(zhǎng)路徑，假如部分路徑為g(|gl，由于g(|gl還沒(méi)有過(guò)門g，因此g(|gl的最大延遲期望是gcigi的延遲、gi到門g的最大延遲、g到PO的最大延遲之和，即delay (gog^ +delay (g^) +delay (gg2) +delay (g2g4) = 1+6+2+10 = 19,其中 delay (g^)表示門 gi 到 gj 的延遲。注意到 gQ 到 g9 的延遲為 27 (delay ^g1)+delay (g^)+delay (g7g8)+delay (g8g9))，但再計(jì)算部分路徑^g1的最大期望延遲時(shí)，卻沒(méi)有選擇gl到g9這條路徑，因?yàn)樗⒉煌ㄟ^(guò)門g，雖然gl到g9是最大延遲的路徑，但本發(fā)明的算法在預(yù)處理計(jì)算的時(shí)候就可以把這個(gè)分支排除在搜索范圍之外。也正因?yàn)槿绱?，本發(fā)明在定義部分路徑的最大期望延遲時(shí)，分是否通過(guò)門g兩種情況。部分路徑的最大期望延遲是在不斷變化的。對(duì)于圖4的部分路徑gc^g，最大期望延遲是 delay (gog^ +delay (g^) +delay (gg2) +delay (g2g4) = 19,但是當(dāng)部分路徑沿著最大期望延遲擴(kuò)展為gogigg；^時(shí)，gg2和gogig中的某段構(gòu)成bf段，即gdgigg；^是不能被敏化的，該部分路徑擴(kuò)展后的完全路徑是不可測(cè)的。因此，goglg的最大期望延遲也要相應(yīng)的變?yōu)閐elay (g0gi) +delay (g^) +delay (gg3) +delay (g3g6) = 15,即沿著 g3g6 分支擴(kuò)展為完全路徑。更進(jìn)一步地來(lái)說(shuō)，最大期望延遲是指導(dǎo)部分路徑向哪個(gè)分支擴(kuò)展的。這個(gè)指導(dǎo)作用非常關(guān)鍵，但有時(shí)可能會(huì)引導(dǎo)部分路徑擴(kuò)展為不可測(cè)路徑，這是因?yàn)閎f對(duì)只能排除90%的不可測(cè)路徑，不能排除所有不可測(cè)路徑。在這種情況下，要及時(shí)更新最大期望延遲，使得部分路徑沿著可測(cè)路徑的那些分支繼續(xù)向PO方向擴(kuò)展。S7:若該路徑已經(jīng)在所選擇地可測(cè)路徑集合中，則直接保留該路徑，否則采用自動(dòng)測(cè)試向量生成(ATPG)工具對(duì)該路徑進(jìn)行可測(cè)性測(cè)試，若不可測(cè)，則返回至步驟S6，若可測(cè)，則將該路徑作為路徑選擇的結(jié)果，并將該結(jié)果放入所述可測(cè)路徑集合中，將當(dāng)前門V更新為其他的門，返回步驟S2，直至所述集成電路中的所有門均被選擇過(guò)后，再執(zhí)行步驟S9 ；
S8:將該部分路徑P末尾的段去掉，并在集合Frat中重新選擇期望延遲最大的部分路徑，返回步驟S6 ；以下參照?qǐng)D3，來(lái)說(shuō)明步驟S8，例如，在執(zhí)行步驟S6時(shí)，若原部分路徑為StlS1，設(shè)此時(shí)其期望延遲最大的后繼段為S3，則將S3加入到原部分路徑中，此時(shí)部分路徑為S0S1S3,若此時(shí)部分路徑的后繼段S8和S9均與S3構(gòu)成b-f段，則此時(shí)需要將該部分路徑的后繼段S3去掉，并重新在集合Fout中重新選擇期望延遲最大的部分路徑，若原部分路徑StlS1在排除掉后繼段S3后，期望延遲最大的部分路徑變?yōu)榱?StlS2,此時(shí)，將StlS2作為部分路徑，再進(jìn)行后續(xù)步驟，但原部分路徑StlS1在排除掉后繼段S3后，仍具有最大的部分路徑，則還是從部分路徑StlS1開始，選擇其后繼段S4進(jìn)行后續(xù)判斷；S9:對(duì)所述可測(cè)路徑集合中的每一條路徑進(jìn)行敏化，以生成相應(yīng)的測(cè)試向量，并通過(guò)生成的測(cè)試向量進(jìn)行延遲故障測(cè)試(延遲故障測(cè)試包括:路徑延遲故障測(cè)試和小延遲故障測(cè)試等)。優(yōu)選地,步驟S2具體包括以下步驟:S21:判斷當(dāng)前門V是否為輸入，若是，則執(zhí)行步驟S22，若否，則執(zhí)行步驟S23 ；S22:從當(dāng)前門V向前遍歷，獲得其扇出區(qū)域，并將扇出區(qū)域所到達(dá)的輸出放入集合0UT，并將當(dāng)前門V放入集合IN ；S23:從當(dāng)前門V向后遍歷，獲得其扇入?yún)^(qū)域，并將扇入?yún)^(qū)域所包含的輸入放入集合IN，從當(dāng)前門V向前遍歷，獲得其扇出區(qū)域，并將扇出區(qū)域所到達(dá)的輸出放入集合OUT。以下通過(guò)Dell Precision 690工作站對(duì)本發(fā)明的路徑選擇效率進(jìn)行試驗(yàn)驗(yàn)證，表I中給出了將本發(fā)明應(yīng)用到ISCAS89和IWLS2005電路的實(shí)驗(yàn)結(jié)果。選出通過(guò)每個(gè)門的最長(zhǎng)K條路徑，K分別取值1，5和10，對(duì)于vga_lcd和ethernet這兩個(gè)電路，K取值I和2，對(duì)于K為5，10的情況，不再予以計(jì)算。對(duì)于某一個(gè)門，如果選出通過(guò)該門的最長(zhǎng)路徑都不可測(cè)，最多選擇1000次，超過(guò)1000次還不可測(cè)，則放棄選擇通過(guò)這個(gè)門的最長(zhǎng)可測(cè)路徑。第一欄是電路名稱，第二欄和第二欄是k = I選的路徑條數(shù)和時(shí)間，第四欄和第五欄是k = 5選的路徑條數(shù)和時(shí)間，第六欄和第七欄是k = 10選的路徑條數(shù)和時(shí)間，可以看出，隨著k的增加,路徑數(shù)也不斷地增加,但增加的倍數(shù)可能小于k的倍數(shù)。表I
權(quán)利要求
1.種集成電路最長(zhǎng)可測(cè)路徑選擇測(cè)試方法，其特征在于，包括以下步驟: S1:對(duì)集成電路進(jìn)行預(yù)處理，以獲得所述集成電路中的所有b-f段，所述b-f段是指一對(duì)具有前后繼關(guān)系、并存在敏化值沖突的段； 52:將所述集成電路中的當(dāng)前門V的扇入?yún)^(qū)域和扇出區(qū)域所包括的門依次放入集合IN和集合OUT中； 53:從當(dāng)前門V開始，記錄與其對(duì)應(yīng)的集合IN中的每個(gè)門到當(dāng)前門V的期望最大延遲、以及與其對(duì)應(yīng)的集合OUT中的每個(gè)門到輸出的期望最大延遲，所述期望最大延遲為兩個(gè)門之間，不考慮經(jīng)過(guò)所述兩個(gè)門的路徑是否可測(cè)的最大延遲； 54:判斷與當(dāng)前門V對(duì)應(yīng)的集 合IN中的每一個(gè)輸入，若與當(dāng)前門V之間未構(gòu)成b-f段，則將該輸入所處的段放入集合Frat中，所述集合Fwt為包含了所有能夠經(jīng)過(guò)門V的部分路徑，并按照所述部分路徑的最大期望延遲排序的集合； 55:若所述集合Ftjut為空集，則結(jié)束后續(xù)步驟，否則執(zhí)行步驟S6 ； 56:從集合Fwt中選擇具有最大期望延遲的部分路徑P，檢查其后繼的所有段的期望延遲，并選擇期望延遲最大的后繼段S，若后繼段S與部分路徑P不構(gòu)成b-f段，則將后繼段S加入部分路徑P中，以實(shí)現(xiàn)對(duì)部分路徑P的更新，再重復(fù)執(zhí)行步驟S6，直到所述部分路徑P到達(dá)輸出后，將該部分路徑P作為路徑，再執(zhí)行步驟S7，若后繼段S與部分路徑P構(gòu)成b-f段，則執(zhí)行步驟S6繼續(xù)選擇其他的期望延遲最大的后繼段，若不存在能夠選擇的后繼段，則執(zhí)行步驟S8 ； 57:若該路徑已經(jīng)在所選擇地可測(cè)路徑集合中，則直接保留該路徑，否則采用自動(dòng)測(cè)試向量生成工具對(duì)該路徑進(jìn)行可測(cè)性測(cè)試，若不可測(cè)，則返回至步驟S6，若可測(cè)，則將該路徑作為路徑選擇的結(jié)果，并將該結(jié)果放入所述可測(cè)路徑集合中，將當(dāng)前門V更新為其他的門，返回步驟S2，直至所述集成電路中的所有門均被選擇過(guò)后，再執(zhí)行步驟S9 ； 58:將該部分路徑P末尾的段去掉，并在集合Frat中重新選擇期望延遲最大的部分路徑，返回步驟S6; 59:對(duì)所述可測(cè)路徑集合中的每一條路徑進(jìn)行敏化，以生成相應(yīng)的測(cè)試向量，并通過(guò)生成的測(cè)試向量進(jìn)行延遲故障測(cè)試。
2.權(quán)利要求1所述的方法，其特征在于，步驟SI具體包括以下步驟: 511:將集成電路劃分為若干無(wú)扇出的段； 512:從以輸入為起點(diǎn)的段開始以段為單位掃描所述集成電路，并記錄每一個(gè)段的后繼段； 513:通過(guò)對(duì)每一個(gè)段和與其對(duì)應(yīng)的后繼段進(jìn)行敏化，檢查每一個(gè)段和與其對(duì)應(yīng)的后繼段之間的敏化值是否存在沖突，若存在沖突，則將該段和其后繼段作為一對(duì)b-f段，以記錄所有的b-f段。
3.權(quán)利要求1或2所述的方法，其特征在于，步驟S2具體包括以下步驟: 521:判斷當(dāng)前門V是否為輸入，若是，則執(zhí)行步驟S22，若否，則執(zhí)行步驟S23 ； 522:從當(dāng)前門V向前遍歷，獲得其扇出區(qū)域，并將扇出區(qū)域所到達(dá)的輸出放入集合OUT,并將當(dāng)前門V放入集合IN ； 523:從當(dāng)前門V向后遍歷，獲得其扇入?yún)^(qū)域，并將扇入?yún)^(qū)域所包含的輸入放入集合IN，從當(dāng)前門V向前遍歷，獲得其扇出區(qū)域，并將扇出區(qū)域所到達(dá)的輸出放入集合OUT。
4.種集成電路最長(zhǎng)可測(cè)路徑選擇測(cè)試系統(tǒng)，其特征在于，包括: 預(yù)處理模塊，用于對(duì)集成電路進(jìn)行預(yù)處理，以獲得所述集成電路中的所有b-f段，所述b-f段是指一對(duì)具有前后繼關(guān)系、并存在敏化值沖突的段； 放入模塊，用于將所述集成電路中的當(dāng)前門V的扇入?yún)^(qū)域和扇出區(qū)域所包括的門依次放入集合IN和集合OUT中； 記錄模塊，用于從當(dāng)前門V開始，記錄與其對(duì)應(yīng)的集合IN中的每個(gè)門到當(dāng)前門V的期望最大延遲、以及與其對(duì)應(yīng)的集合OUT中的每個(gè)門到輸出的期望最大延遲，所述期望最大延遲為兩個(gè)門之間，不考慮經(jīng)過(guò)所述兩個(gè)門的路徑是否可測(cè)的最大延遲； 路徑判斷模塊，用于判斷與當(dāng)前門V對(duì)應(yīng)的集合IN中的每一個(gè)輸入，若與當(dāng)前門V之間未構(gòu)成b-f段，則將該輸入所處的段放入集合Frat中，所述集合Frat為包含了所有能夠經(jīng)過(guò)門V的部分路徑，并按照所述部分路徑的最大期望延遲排序的集合； 集合判斷模塊，用于若所述集合Frat為空集，則結(jié)束后續(xù)步驟，否則執(zhí)行路徑更新模塊； 路徑更新模塊，用于從集合Fwt中選擇具有最大期望延遲的部分路徑P，檢查其后繼的所有段的期望延遲，并選擇期望延遲最大的后繼段S，若后繼段S與部分路徑P不構(gòu)成b-f段，則將后繼段S加入部分路徑P中，以實(shí)現(xiàn)對(duì)部分路徑P的更新，再重復(fù)執(zhí)行路徑更新模塊，直到所述部分路徑P到達(dá)輸出后 ，將該部分路徑P作為路徑，再執(zhí)行可測(cè)性判斷模塊，若后繼段S與部分路徑P構(gòu)成b-f段，則執(zhí)行路徑更新模塊繼續(xù)選擇其他的期望延遲最大的后繼段，若不存在能夠選擇的后繼段，則執(zhí)行重新選擇模塊； 可測(cè)性判斷模塊，用于若該路徑已經(jīng)在所選擇地可測(cè)路徑集合中，則直接保留該路徑，否則采用自動(dòng)測(cè)試向量生成工具對(duì)該路徑進(jìn)行可測(cè)性測(cè)試，若不可測(cè)，則返回至路徑更新模塊，若可測(cè)，則將該路徑作為路徑選擇的結(jié)果，并將該結(jié)果放入所述可測(cè)路徑集合中，將當(dāng)前門V更新為其他的門，返回放入模塊，直至所述集成電路中的所有門均被選擇過(guò)后，再執(zhí)行測(cè)試模塊； 重新選擇模塊，用于將該部分路徑P末尾的段去掉，并在集合Fwt中重新選擇期望延遲最大的部分路徑，返回路徑更新模塊； 測(cè)試模塊，用于對(duì)所述可測(cè)路徑集合中的每一條路徑進(jìn)行敏化，以生成相應(yīng)的測(cè)試向量，并通過(guò)生成的測(cè)試向量進(jìn)行延遲故障測(cè)試。
5.權(quán)利要求4所述的系統(tǒng)，其特征在于，預(yù)處理模塊具體包括: 劃分模塊，用于將集成電路劃分為若干無(wú)扇出的段； 掃描模塊，用于從以輸入為起點(diǎn)的段開始以段為單位掃描所述集成電路，并記錄每一個(gè)段的后繼段； 敏化檢查模塊，用于通過(guò)對(duì)每一個(gè)段和與其對(duì)應(yīng)的后繼段進(jìn)行敏化，檢查每一個(gè)段和與其對(duì)應(yīng)的后繼段之間的敏化值是否存在沖突，若存在沖突，則將該段和其后繼段作為一對(duì)b-f段，以記錄所有的b-f段。
6.權(quán)利要求4或5所述的系統(tǒng)，其特征在于，放入模塊具體包括: 判斷子模塊，用于判斷當(dāng)前門V是否為輸入，若是，則執(zhí)行門輸入模塊，若否，則執(zhí)行內(nèi)部門模塊； 門輸入模塊，用于從當(dāng)前門V向前遍歷，獲得其扇出區(qū)域，并將扇出區(qū)域所到達(dá)的輸出放入集合OUT，并將當(dāng)前門V放入集合IN ； 內(nèi)部門模塊，用于從當(dāng)前門V向后遍歷，獲得其扇入?yún)^(qū)域，并將扇入?yún)^(qū)域所包含的輸入放入集合IN,從當(dāng)前門V向前遍歷,獲得其扇出區(qū)域,并將扇出區(qū)域所到達(dá)的輸出放入集合OU T。
全文摘要
本發(fā)明公開了一種集成電路最長(zhǎng)可測(cè)路徑選擇測(cè)試方法及系統(tǒng)，涉及數(shù)字集成電路測(cè)試技術(shù)領(lǐng)域，本發(fā)明通過(guò)對(duì)集成電路進(jìn)行預(yù)處理，獲得了所述集成電路中的所有b-f段，避免了回溯，降低了在路徑選擇時(shí)，減少了對(duì)部分路徑的測(cè)試次數(shù)，大大提高了集成電路最大路徑選擇的效率，實(shí)現(xiàn)了提高延遲故障測(cè)試的效率。
文檔編號(hào)G06F17/50GK103093006SQ20111033335
公開日2013年5月8日 申請(qǐng)日期2011年10月28日 優(yōu)先權(quán)日2011年10月28日
發(fā)明者向東, 李建波, 隨文杰 申請(qǐng)人:清華大學(xué)