專利名稱：平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)一種單芯片雙核心微處理器架構(gòu)，尤指一種可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)。
背景技術(shù)：
隨著單芯片多核心微處理器技術(shù)的進步，越來越多的系統(tǒng)，例如，嵌入式系統(tǒng)、數(shù)字信號處理系統(tǒng)、繪圖系統(tǒng)等，皆采用多核心的處理器執(zhí)行運算以增加效能。如同傳統(tǒng)的微處理器，多核心微處理器也可用于實現(xiàn)各種運算架構(gòu)(architecture)，例如，超純量(superscalar)架構(gòu)、向量處理(vector processing)架構(gòu)、超長指令字(VLIW)架構(gòu)、單指令流多數(shù)據(jù)流(SIMD)架構(gòu)、多緒運算(multithreading)架構(gòu)等。其中超純量(superscalar)架構(gòu)通常透過管線式(Pipeline)指令執(zhí)行方式利用指令層級的平行性(instruction-level parallelism)來增加系統(tǒng)整體效能。所謂的管線式指令執(zhí)行方式是將執(zhí)行一個指令的過程切割成一連串的獨立步驟，如此一來，各個指令之間的步驟或可平行進行，而控制電路可依其中最慢的步驟來發(fā)送指令，而非如傳統(tǒng)的方式，亦即，等待前一指令完成執(zhí)行后再發(fā)送下一個指令來執(zhí)行。一般來說，一個指令被切割成幾個獨立步驟，即稱為幾級管線架構(gòu)。例如，一個指令被切割成三個獨立步驟，該管線即稱為三級管線架構(gòu)。圖1所示為一個三級管線架構(gòu)的指令頻率示意圖。如圖1所示，每個指令被切割成三個獨立步驟，分別是:取回(fetch)、執(zhí)行(execution)、與寫回(write back)，其中指令2的取回步驟與指令I(lǐng)的執(zhí)行步驟平行進行，而指令3的取回步驟可與指令2的執(zhí)行步驟即指令I(lǐng)的寫回步驟共享一個指令頻率(或稱指令周期)，以此類推。換言之，微處理器中不同的電路部分可平行執(zhí)行指令處理的步驟，以增加效能。如此一來，當(dāng)管線完全充分執(zhí)行時，在理論上最多每個頻率可完成一個指令。但是，由于指令的執(zhí)行往往會遇到需要跳躍(jump)或中斷(interrupt)的狀況，所以會打亂指令執(zhí)行的順序。換言之，跳躍或中斷的指令使得管線必須要重置，因此會影響管線的效率。當(dāng)然，執(zhí)行一個指令的過程切割還可以更細致的切割。例如，圖2所示為一個五級管線架構(gòu)的指令頻率示意圖，其中每個指令都被切割成五個獨立步驟，分別是:取回、譯碼(decode)、取還緩存器(access register)、執(zhí)行、與寫回。不管將管線分成三級、五級或其它級數(shù)，其運作原理均類似。由于管線式指令執(zhí)行方式需要較為復(fù)雜的控制電路來協(xié)調(diào)各執(zhí)行部分的數(shù)據(jù)傳遞及共享，因此各個控制電路與執(zhí)行運算電路必須透過頻率(clock)來同步電路的操作。為簡化起見，下列說明僅以兩級式管線架構(gòu)來說明指令頻率與各級步驟的關(guān)系與及其運作情形，其它不同級數(shù)的管線架構(gòu)也適用類似的情形。圖3所示為一個二級管線架構(gòu)的示意圖，圖4為對應(yīng)的詳細系統(tǒng)頻率、指令頻率與步驟操作的關(guān)系示意圖。如圖3所示，每個指令的執(zhí)行可分為兩個步驟進行:取回指令步驟、及執(zhí)行指令步驟，其中每個步驟可在一個指令頻率中完成。相對應(yīng)地，如圖4所示，一個指令頻率(instruction clock)是包含四個系統(tǒng)頻率(system clock)。由于取回指令步驟必須從程序存儲器中讀取指令數(shù)據(jù)，因此還包含讀取程序存儲器數(shù)據(jù)、及寫回指令處理器兩個動作；其中，讀取程序存儲器數(shù)據(jù)部分需要三個系統(tǒng)頻率的時間來完成，而寫回指令處理器部分則僅需要一個系統(tǒng)頻率來完成。該指令處理器的主要功能包括(I)若無跳躍、中斷或讀取一間接緩存器時，將該讀自程序存儲器的數(shù)據(jù)存入指令緩存器；(2)當(dāng)執(zhí)行的是一跳躍指令時，則應(yīng)將欲跳躍至的指令程序數(shù)據(jù)插入存至指令緩存器；(3)若微處理器內(nèi)部發(fā)生中斷指令時，則應(yīng)將欲跳躍至的中斷程序數(shù)據(jù)插入存至指令緩存器，且將目前的程序存儲器數(shù)據(jù)暫存；以及(4)若使用間接緩存器來進行數(shù)據(jù)的讀取或?qū)懭?，將該間接緩存器所指向的地址與程序存儲器數(shù)據(jù)結(jié)合，并存至指令緩存器。同樣地，圖4的執(zhí)行指令步驟還包括取回及譯碼、讀取功能緩存器及ALU運算、以及寫回功能緩存器三個部分，分別需要一個系統(tǒng)頻率、兩個系統(tǒng)頻率、以及一個系統(tǒng)頻率來依序完成上述執(zhí)行指令步驟的三個部分。其中取回與譯碼是將存于指令緩存器的指令取回并加以譯碼。讀取功能緩存器及ALU運算部分是讀取內(nèi)部的功能緩存器并寫入ALU的累加器，再根據(jù)譯碼的結(jié)果對累加器進行運算。最后，寫回功能緩存器部分是將累加器內(nèi)的數(shù)據(jù)寫回功能緩存器。值得注意的是，上述所有的緩存器溝通的管道，都需要透過累加器，以利存取。在此架構(gòu)下，除了跳躍指令需要兩個指令頻率外，其它的指令都僅需一個指令頻率的時間來完成執(zhí)行。如前所述，隨著單芯片多核心技術(shù)的普及，管線式指令執(zhí)行方式也在應(yīng)用于多核心處理器。圖5所示為一個雙核心處理器的三級管線架構(gòu)的指令頻率示意圖，可視為圖1的單核心處理器架構(gòu)的延伸。如圖5所示，雙核心處理器的兩個核心是以分別以MCU-1和MCU-2來表示。類似的作法已被多項揭露的技術(shù)應(yīng)用。例如，中國臺灣專利1317501號揭露的多重微控制器管線式指令執(zhí)行方法，是利用N個核心、M級管線的執(zhí)行方式，且在第X個指令周期前完成指令的執(zhí)行步驟；iN3X時，就可避免取消指令的情形。再如中國臺灣專利1284265號所揭露的平行處理的多重微控制器的系統(tǒng)及時序控制方法，是利用在同一頻率下，以不同的核心執(zhí)行模塊在相互錯開的時序下執(zhí)行不同程序的指令，如其實施例所示的主程序、產(chǎn)生脈沖寬度調(diào)節(jié)波形、測量輸入信號的脈沖寬度、執(zhí)行的I2C交握協(xié)議等，以達到平行處理增進效能的目的。綜合而言，上述的技術(shù)應(yīng)用有若干限制，缺乏彈性。然而就其成效，若MCU-1的指令頻率周期為！\、MCU-2指令頻率周期為T2，且系統(tǒng)的指令頻率周期為Tsys，則三者存在下列關(guān)系式:
I I ^ I—+ —^ Tf-，
』1 I! 丄sys換言之，單顆微處理器的整體頻率周期，仍大于或等于系統(tǒng)的時脈周期。由于管線式指令執(zhí)行方式會因?qū)嶋H應(yīng)用程序的指令內(nèi)容可能有不同的效應(yīng)，因此管線式指令執(zhí)行方式成效，有時會不如預(yù)期的操作。因此，一個更具彈性的可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)也是設(shè)計者面臨的重要議題。

發(fā)明內(nèi)容
基于上述現(xiàn)有技術(shù)的缺失，本發(fā)明為之主要目的在于提供一種可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，可多任務(wù)執(zhí)行來自單一成式存儲器中不同片段的程序，加速整體系統(tǒng)執(zhí)行的程序。
為達成上述目的，本發(fā)明提供一種可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，包含一石英震蕩器(OSC)、一頻率產(chǎn)生器(CLK Generator)、一數(shù)據(jù)存儲器(SRAM)、一開機重置模塊(Power On Reset Module)、一程序存儲器(Program Memory)、第一處理核心MCU-1、第二處理核心MCU-2、以及一輸出/輸入墊(I/O Pad)。其中，石英震蕩器是用于產(chǎn)生一系統(tǒng)頻率以提供給該頻率產(chǎn)生器，該頻率產(chǎn)生器接收來自該石英震蕩器的該系統(tǒng)頻率用以產(chǎn)生不同的指令頻率來控制第一處理核心與第二處理核心。該數(shù)據(jù)存儲器連接于該第一處理核心與第二處理核心，該數(shù)據(jù)存儲器提供第一處理核心與第二處理核心運算時所需的數(shù)據(jù)儲存空間；而開機重置模塊連接于該第一處理核心與第二處理核心，以在開機時重置第一處理核心與第二處理核心。程序存儲器是連接于該第一處理核心與第二處理核心，程序存儲器存有一連串的指令，以供第一處理核心與第二處理核心的取回及執(zhí)行。輸出/輸入墊與第一處理核心與第二處理核心相連,為第一處理核心與第二處理核心的輸出與輸入數(shù)據(jù)的連接口。


圖1所示為一個三級管線架構(gòu)的指令頻率示意圖。圖2所示為一個五級管線架構(gòu)的指令頻率示意圖。圖3所示為一個二級管線架構(gòu)的示意圖。

圖4為對應(yīng)的詳細系統(tǒng)頻率、指令頻率與步驟操作的關(guān)系示意圖。圖5所示為一個雙核心處理器的三級管線架構(gòu)的指令頻率示意圖，可視為圖1的單核心處理器架構(gòu)的延伸。圖6所示為本發(fā)明的二級管線架構(gòu)示意圖。圖7所示為圖6的二級管線架構(gòu)的執(zhí)行細部說明。圖8所示為本發(fā)明的可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)示意圖。圖9所示為對應(yīng)于圖8的系統(tǒng)時序圖。圖10所示為本發(fā)明的二級管線架構(gòu)的令一實施例的示意圖。圖11所示為本發(fā)明的可平行處理來自單一程序存儲器的單芯片雙核心微處理器的另一實施例的架構(gòu)示意圖。圖12所示為對應(yīng)于圖11的系統(tǒng)時序圖。主要元件符號說明801石英震蕩器802頻率產(chǎn)生器
803數(shù)據(jù)存儲器 804開機重置模塊805程序存儲器806、807處理核心808輸出/輸入墊1101石英震蕩器1102頻率產(chǎn)生器1103數(shù)據(jù)存儲器1104開機重置模塊
1105程序存儲器1106、1107處理核心1108輸出/輸入墊
具體實施例方式茲配合下列圖示、實施例的詳細說明及申請專利范圍，將上述及本發(fā)明的其它目的與優(yōu)點詳述于后。圖6所示為本發(fā)明的二級管線架構(gòu)示意圖，是適用于一可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，可視為圖3的現(xiàn)有二級管線架構(gòu)的示意圖的延伸。本發(fā)明的單芯片雙核心微處理器包含兩個處理核心，分別以MCU-1與MCU-2表示，其中處理核心MCU-1是執(zhí)行指令1A、指令2A、指令3A等，而處理核心MCU-2是執(zhí)行指令1B、指令2B、指令3B等。如圖6所示，MCU-1與MCU-2的指令頻率周期相同，但不同相。換言之，處理核心MCU-1與MCU-2的指令頻率相差半個周期。因此，當(dāng)處理核心MCU-1進行指令I(lǐng)A的取回指令步驟的后半個頻率周期，處理核心MCU-2開始進行指令I(lǐng)B的取回指令步驟；同樣地，當(dāng)處理核心MCU-1進行指令I(lǐng)A的執(zhí)行指令步驟的后半個頻率周期，處理核心MCU-2開始進行指令I(lǐng)B的執(zhí)行指令步驟，以此類推。圖7所示為圖6的二級管線架構(gòu)的執(zhí)行細部說明。如圖7所示，圖6中的取回指令
步驟是從程序存儲器中取回指令數(shù)據(jù)，還包括:讀取Ml、寫回Ml、讀取M2、寫回M2等四個動
作；其中，讀取Ml、寫回Ml是由處理核心MCU-1進行，分別代表從程序存儲器中讀取處理核
心MCU-1所要求的指令數(shù)據(jù)，以及將所讀取的指令數(shù)據(jù)寫回處理核心MCU-1 ;同樣地，讀取
M2、寫回M2是由處理核心MCU-2進行，分別代表從程序存儲器中讀取處理核心MCU-2所要
求的指令數(shù)據(jù)，以及將所讀取的指令數(shù)據(jù)寫回處理核心MCU-2。值得注意的是，讀取Ml、讀
取M2等動作分別需要在一個系統(tǒng)頻率的時間來完成，因此，寫回Ml、寫回M2等動作可利用
該指令頻率內(nèi)所包含的剩余三個系統(tǒng)頻率的時間來完成。由此可見，本發(fā)明在取回指令步
驟里所用的頻率分配方式與圖4的現(xiàn)有作法不同，可允許處理核心MCU-1與MCU-2平行處
理來自單一程序存儲器的指令數(shù)據(jù)，增加整體執(zhí)行效率。另一方面，執(zhí)行指令步驟還包括:
取回及譯碼、讀取功能緩存器及ALU運算、寫回功能緩存器等三個動作，則與現(xiàn)有的方式相
同，在此不再贅述。就其成效而言，若MCU-1的指令頻率周期為！\、MCU-2指令頻率周期為
T2，且系統(tǒng)的指令頻率周期為Tsys，則三者存在下列關(guān)系式:
權(quán)利要求
1.種可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，其特征在于，包含一石英震蕩器、一頻率產(chǎn)生器、一數(shù)據(jù)存儲器、一開機重置模塊、一程序存儲器、一第一處理核心、一第二處理核心、以及一輸出/輸入墊；其中: 該石英震蕩器用于產(chǎn)生一系統(tǒng)頻率以提供給該頻率產(chǎn)生器，該頻率產(chǎn)生器接收來自該石英震蕩器的該系統(tǒng)頻率以產(chǎn)生不同的指令頻率來控制該第一處理核心與第二處理核心; 該數(shù)據(jù)存儲器連接于該第一處理核心與第二處理核心，以提供該第一處理核心與第二處理核心運算時所需的數(shù)據(jù)儲存空間； 該開機重置模塊連接于該第一處理核心與第二處理核心，以在開機時重置該第一處理核心與第二處理核心； 該程序存儲器連接于該第一處理核心與第二處理核心，且存有一連串的指令，以供該第一處理核心與第二處理核心依序取回及執(zhí)行； 該輸出/輸入墊與該第一處理核心與第二處理核心相連，為該第一處理核心與第二處理核心的輸出與輸入數(shù)據(jù)的連接口。
2.權(quán)利要求1所述的可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，其特征在于，該頻率產(chǎn)生器產(chǎn)生頻率序列Tl、T2、T3、T4，并用相同的頻率序列Tl、T2、T3、T4來同時控制該第一處理核心與第二處理核心，其中頻率序列Tl、T2、T3、T4的周期相同，其高電平時間長度與低電平的時間長度比為1: 3，且其高電平時間不相互重疊，因此，其高電平順序為T1、T2、T3、T4、T1、T2、T3、T4，且一串Τ1、Τ2、Τ3、Τ4的時間長度則構(gòu)成一指令頻率。
3.權(quán)利要求2所述的可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，其特征在于，該指令頻率進行一個指令的取回指令步驟或執(zhí)行指令步驟。
4.權(quán)利要求3所述的可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，其特征在于，該第一處理核心是用進行取回指令步驟的指令頻率中的Tl頻率讀取該程序存儲器內(nèi)的一指令數(shù)據(jù)，而用Τ2、Τ3、Τ4頻率來將所讀取的該指令數(shù)據(jù)寫回該第一處理核心，而該第二處理核心是用進行取回指令步驟的指令頻率中的Τ3頻率讀取該程序存儲器內(nèi)的一指令數(shù)據(jù)，而用Τ4、Τ1、Τ2頻率來將所讀取的該指令數(shù)據(jù)寫回該第二處理核心。
5.權(quán)利要求1所述的可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，其特征在于，該頻率產(chǎn)生器產(chǎn)生頻率序列MCU-1_T1、MCU-1_T2、MCU_1_T3、MCU-1_T4來控制該第一處理核心，并產(chǎn)生頻率序列MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4來控制該第二處理核心，其中頻率序列MCU-1_T1、MCU-1_T2、MCU_1_T3、MCU-1_T4的周期相同，其高電平時間長度與低電平的時間長度比為1: 3，且其高電平時間不相互重疊，因此，其高電平順序為 MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4、MCU-1_Τ1、MCU-1_T2、MCU-1_T3、MCU-1—Τ4，且一串MCU-1_Τ1、MCU-1_Τ2、MCU-1_Τ3、MCU-1_Τ4的時間長度則構(gòu)成一該第一處理核心的指令頻率；頻率序列MCU-2_T1、MCU-2_T2、MCU_2_T3、MCU_2_T4的周期相同，其高電平時間長度與低電平的時間長度比為1: 3，且其高電平時間不相互重疊，因此，其高電平順序為 MCU-2_T1、MCU-2_T2、MCU_2_T3、MCU_2_T4、MCU_2_T1、MCU_2_T2、MCU_2_T3、MCU_2_T4，且一串MCU-2_T1、MCU- 2_T2、MCU_2_T3、MCU_2_T4的時間長度則構(gòu)成一該第二處理核心的指令頻率；并且 MCU-2_T1、MCU-2_T2、MCU_2_T3、MCU_2_T4 的周期為 MCU_1_T1、MCU_1_T2、MCU-1_T3、MCU-1_T4的周期的偶數(shù)倍。
6.權(quán)利要求5所述的可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，其特征在于，該指令頻率進行一個指令的取回指令步驟或執(zhí)行指令步驟。
7.權(quán)利要求6所述的可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，其特征在于，MCU-2_T1、MCU-2_T2、MCU_2_T3、MCU_2_T4 的周期為 MCU_1_T1、MCU_1_T2、MCU-1_T3、MCU-1_T4的周期的兩倍，且該第一處理核心與該第二處理核心讀取該程序存儲器內(nèi)的指令數(shù)據(jù)時序分別為，該第一處理核心讀取、該第二處理核心讀取、該第一處理核心讀取、該第一處理核心讀取、該第二處理核心讀取、該第一處理核心讀取。
8.權(quán)利要求6所述的可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，其特征在于，MCU-2_T1、MCU-2_T2、MCU_2_T3、MCU_2_T4 的周期為 MCU_1_T1、MCU_1_T2、MCU-1_T3、MCU-1_T4的周期的2N倍，N為整數(shù)，且該第一處理核心與該第二處理核心讀取該程序存儲器內(nèi)的指令數(shù)據(jù)時序分別為，該第一處理核心讀取、該第二處理核心讀取、(2N-1)次X該第一處理核心讀取 、該第一處理核心讀取、該第二處理核心讀取、(2N-1)次X該第一處理核心讀取。
全文摘要
本發(fā)明提供一種可平行處理來自單一程序存儲器的單芯片雙核心微處理器架構(gòu)，包含一石英震蕩器、一頻率產(chǎn)生器、一數(shù)據(jù)存儲器、一開機重置模塊、一程序存儲器、兩個處理核心、以及一輸出/輸入墊。其中，石英震蕩器用于產(chǎn)生一系統(tǒng)頻率以提供給該頻率產(chǎn)生器，用以產(chǎn)生不同的指令頻率來控制兩個處理核心。該數(shù)據(jù)存儲器提供兩個處理核心運算時所需的數(shù)據(jù)儲存空間，而開機重置模塊連接于該兩個處理核心，以在開機時重置兩個處理核心。程序存儲器存有一連串的指令，以供兩個處理核心的取回及執(zhí)行。輸出/輸入墊與兩個處理核心相連，為兩個處理核心的輸出與輸入數(shù)據(jù)的連接口。
文檔編號G06F9/38GK103092570SQ201110336618
公開日2013年5月8日 申請日期2011年10月31日 優(yōu)先權(quán)日2011年10月31日
發(fā)明者林彥華, 張朝霖, 黃偉凱, 陳宏瑋, 陳光耀 申請人:佑華微電子股份有限公司