專利名稱：一種基于sparc v8處理器的總線結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種總線結(jié)構(gòu)。
技術(shù)背景
隨著半導(dǎo)體技術(shù)的飛速發(fā)展，現(xiàn)場(chǎng)可編程器件FPGA由于極大的靈活性和很好的可重構(gòu)能力，正在被應(yīng)用到越來(lái)越多的領(lǐng)域。為了更好的發(fā)揮可編程器件的靈活性，處理器跟可編程器件的組合正被大家所廣泛關(guān)注和接受，這就是可重構(gòu)的SoC。可重構(gòu)的SoC — 般是由可編程邏輯和通用處理器核組成，這樣的結(jié)構(gòu)允許在不改變硬件結(jié)構(gòu)的前提下進(jìn)行一些參數(shù)、功能和指令的更新。大家所熟知的可編程片上系統(tǒng)(SoPC)就是可重構(gòu)SoC的一種。國(guó)產(chǎn)的SoPC系統(tǒng)將處理器、存儲(chǔ)器和FPGA等模塊通過(guò)封裝集成到一起，構(gòu)建成一個(gè)片上系統(tǒng)。它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，并具備軟硬件的系統(tǒng)可編程的功能。
由于國(guó)產(chǎn)SoPC硬件的特殊性，是將FPGA直接通過(guò)連接線連接在SPARC V8 (Scalable Proces sor Architecture V8)處理器的I/O空間上，連接線是數(shù)量有限的地址數(shù)據(jù)信號(hào)和控制信號(hào)，這就決定了無(wú)法跟常規(guī)的使用FPGA —樣，根據(jù)不同邏輯使用不同的接口信號(hào)與處理器之間進(jìn)行通信。當(dāng)我們需要在FPGA中實(shí)現(xiàn)多個(gè)功能的模塊時(shí)，一條外部總線就顯的很必要了。
已有的總線結(jié)構(gòu)不適合SPARC v8處理器的要求，而且相對(duì)來(lái)說(shuō)結(jié)構(gòu)復(fù)雜，對(duì)硬件要求大，不適合我們的國(guó)產(chǎn)SoPC硬件的平臺(tái)，我們要求總線是在FPGA中實(shí)現(xiàn)的，所以總線上的讀寫時(shí)序都必須滿足SPARC V8處理器I/O空間的要求，產(chǎn)生的中斷信號(hào)也不能通過(guò)總線直接傳到處理器，種種因素決定了不能完全套用現(xiàn)成的片外總線來(lái)完成整個(gè)系統(tǒng)的構(gòu)成。發(fā)明內(nèi)容
本發(fā)明的目的是提供一種結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)方便的基于SPARC V8處理器的總線結(jié)構(gòu)。
本發(fā)明包括如下技術(shù)方案
一種基于SPARC V8處理器的總線結(jié)構(gòu)，用于連接SPARC V8處理器和多個(gè)從設(shè)備； 所述從設(shè)備是FPGA中的邏輯模塊；所述總線結(jié)構(gòu)包括一個(gè)用于連接SPARC V8處理器和多個(gè)從設(shè)備的總線橋；總線橋包括控制邏輯模塊，地址譯碼模塊，數(shù)據(jù)選擇模塊和數(shù)據(jù)通路；
地址譯碼模塊用來(lái)選擇與所述處理器進(jìn)行通信的從設(shè)備，控制邏輯模塊將處理器輸出的地址信號(hào)傳給地址譯碼模塊，地址譯碼模塊對(duì)所述地址信號(hào)進(jìn)行譯碼產(chǎn)生選擇信號(hào)，并傳遞給控制邏輯模塊；
控制邏輯模塊根據(jù)地址譯碼模塊產(chǎn)生的選擇信號(hào)產(chǎn)生從設(shè)備選擇信號(hào)和多路選擇器控制信號(hào)；
數(shù)據(jù)通路包括讀數(shù)據(jù)寄存器、寫數(shù)據(jù)寄存器和多路選擇器，讀數(shù)據(jù)寄存器用于存儲(chǔ)通過(guò)多路選擇器選擇的從設(shè)備的數(shù)據(jù)，寫數(shù)據(jù)寄存器用于存儲(chǔ)處理器寫到從設(shè)備中的數(shù)據(jù)；多路選擇器受到控制邏輯模塊產(chǎn)生的多路選擇器控制信號(hào)的控制，只有被選中的從設(shè)備輸出的數(shù)據(jù)才會(huì)被多路選擇器選中，傳輸?shù)阶x數(shù)據(jù)寄存器中；
數(shù)據(jù)選擇模塊用于暫存所述處理器數(shù)據(jù)線上的數(shù)據(jù)，控制邏輯模塊控制數(shù)據(jù)選擇模塊進(jìn)行數(shù)據(jù)的傳輸；當(dāng)進(jìn)行讀操作時(shí)，控制讀數(shù)據(jù)寄存器將數(shù)據(jù)傳輸?shù)綌?shù)據(jù)選擇模塊中的寄存器，從而傳輸給處理器；當(dāng)進(jìn)行寫操作時(shí)，控制數(shù)據(jù)選擇模塊將處理器數(shù)據(jù)傳輸?shù)綄憯?shù)據(jù)寄存器中，從而傳輸?shù)綇脑O(shè)備中；當(dāng)沒(méi)有讀寫操作時(shí)，控制邏輯模塊控制數(shù)據(jù)選擇模塊輸出高阻狀態(tài)。
總線結(jié)構(gòu)還包括多個(gè)接口模塊，每個(gè)接口模塊一端與總線橋相連，另一端與相應(yīng)的從設(shè)備相連；每個(gè)接口模塊的結(jié)構(gòu)根據(jù)不同從設(shè)備的需要進(jìn)行配置。
本發(fā)明相對(duì)于現(xiàn)有技術(shù)所具有的優(yōu)點(diǎn)是
(1)本發(fā)明的總線結(jié)構(gòu)具有結(jié)構(gòu)簡(jiǎn)單，實(shí)現(xiàn)方便，硬件開(kāi)銷小等特點(diǎn)，總線規(guī)范簡(jiǎn)潔有效，可用于軟核、固核和硬核，不需要使用特殊的開(kāi)發(fā)工具和目標(biāo)硬件，此外它幾乎兼容已有的任何邏輯綜合工具；可以使處理器在不增加與外部的FPGA的連接線的情況下，實(shí)現(xiàn)對(duì)多種外部設(shè)備的控制和管理。
(2)具有接口模塊的總線結(jié)構(gòu)能夠?qū)⒉煌瑥脑O(shè)備輸出的信號(hào)轉(zhuǎn)換成統(tǒng)一的信號(hào)， 接口模塊的具體結(jié)構(gòu)可以根據(jù)從設(shè)備的需要進(jìn)行靈活地配置。減少了系統(tǒng)集成中的問(wèn)題， 提高了從設(shè)備的可重用性、可移植性和可靠性。
(3)本發(fā)明可以在很大程度上解決用戶系統(tǒng)搭建上遇到的問(wèn)題，提高開(kāi)發(fā)速度，縮短系統(tǒng)的開(kāi)發(fā)周期，可以滿足不同用戶在不同的方面的要求，極大的豐富系統(tǒng)的多樣性。


圖1為SoPC系統(tǒng)結(jié)構(gòu)圖2為本發(fā)明總線橋結(jié)構(gòu)圖3為本發(fā)明接口模塊結(jié)構(gòu)圖4為本發(fā)明總線結(jié)構(gòu)讀周期時(shí)序圖5為本發(fā)明總線結(jié)構(gòu)寫周期時(shí)序圖。
具體實(shí)施方式
本發(fā)明的總線結(jié)構(gòu)負(fù)責(zé)連接SPARC V8處理器和FPGA中的邏輯模塊。該總線掛接在SPARC V8處理器的I/O空間上，該發(fā)明的主要內(nèi)容如下
如圖1所示，為SoPC系統(tǒng)結(jié)構(gòu)圖，包括SPARC V8處理器，F(xiàn)PGA，外部存儲(chǔ)器和本發(fā)明的總線結(jié)構(gòu)。本發(fā)明的總線結(jié)構(gòu)用于連接SPARC V8處理器和FPGA內(nèi)部的多個(gè)邏輯模塊。總線結(jié)構(gòu)最終在FPGA內(nèi)部實(shí)現(xiàn)。
本發(fā)明的總線結(jié)構(gòu)包括一個(gè)用于連接SPARC V8處理器和多個(gè)從設(shè)備的總線橋； 從設(shè)備是FPGA中的邏輯模塊?？偩€橋負(fù)責(zé)SPARC V8處理器與從設(shè)備之間進(jìn)行數(shù)據(jù)和控制信號(hào)的轉(zhuǎn)換，總線橋提供從設(shè)備讀寫的地址、數(shù)據(jù)和控制信號(hào)?？偩€橋作為總線的唯一主設(shè)備，整個(gè)總線上的傳輸都是由主設(shè)備發(fā)出的，由從設(shè)備負(fù)責(zé)響應(yīng)。總線最多支持32個(gè)從設(shè)備。
優(yōu)選地，本發(fā)明的總線結(jié)構(gòu)還包括多個(gè)接口模塊。接口模塊用于連接總線橋和從設(shè)備。接口模塊能夠?qū)⒉煌膹脑O(shè)備信號(hào)轉(zhuǎn)換成統(tǒng)一的總線橋信號(hào)，滿足各種不同從設(shè)備信號(hào)的轉(zhuǎn)換要求。
總線橋總線橋作為總線上唯一的主設(shè)備，處理器通過(guò)總線橋來(lái)控制從設(shè)備?？偩€橋提供從設(shè)備讀寫的地址、數(shù)據(jù)和控制信號(hào)。如圖2所示，總線橋主要由控制邏輯模塊，地址譯碼模塊，數(shù)據(jù)選擇模塊，數(shù)據(jù)通路幾大部分組成。
1、地址譯碼模塊系統(tǒng)中有兩個(gè)或以上的從設(shè)備時(shí)，就需要一個(gè)地址譯碼模塊來(lái)選擇所需要的從設(shè)備?？刂七壿嬆K將處理器輸出的地址信號(hào)ADD[27:23]傳給地址譯碼模塊，地址譯碼模塊對(duì)地址信號(hào)進(jìn)行譯碼產(chǎn)生選擇信號(hào)SlaVe_seleCt [χ]，并傳遞給控制邏輯模塊。
2、控制邏輯模塊控制邏輯模塊是總線橋邏輯控制的主要部分。控制邏輯模塊根據(jù)地址譯碼模塊產(chǎn)生的SlaVe_select[x]信號(hào)產(chǎn)生從設(shè)備選擇信號(hào)PSEL0-PSEL31和多路選擇器控制信號(hào)?？刂七壿嬆K控制數(shù)據(jù)選擇模塊進(jìn)行數(shù)據(jù)的傳輸，當(dāng)沒(méi)有讀寫操作時(shí)，控制邏輯模塊控制數(shù)據(jù)選擇模塊輸出高阻狀態(tài)。當(dāng)進(jìn)行讀操作時(shí)，控制讀數(shù)據(jù)寄存器將數(shù)據(jù)傳輸?shù)綌?shù)據(jù)選擇模塊中的寄存器，從而傳輸給處理器；寫操作時(shí)，控制數(shù)據(jù)選擇模塊將處理器數(shù)據(jù)傳輸?shù)綄憯?shù)據(jù)寄存器中，從而傳輸?shù)綇脑O(shè)備中。
3、數(shù)據(jù)選擇模塊數(shù)據(jù)選擇模塊的作用是暫存處理器數(shù)據(jù)線上的數(shù)據(jù)。當(dāng)在進(jìn)行讀周期的時(shí)候，讀數(shù)據(jù)寄存器將數(shù)據(jù)傳到數(shù)據(jù)選擇模塊中，數(shù)據(jù)選擇模塊會(huì)在讀信號(hào)OEN 有效時(shí)將數(shù)據(jù)傳到處理器的數(shù)據(jù)線上。在進(jìn)行寫周期的時(shí)候，處理器數(shù)據(jù)線DATA[15:0]上的數(shù)據(jù)首先會(huì)被傳到數(shù)據(jù)選擇模塊中，在寫信號(hào)WRITEN有效的情況下，數(shù)據(jù)選擇模塊將數(shù)據(jù)傳到寫數(shù)據(jù)寄存器中。
4、數(shù)據(jù)通路數(shù)據(jù)通路包括讀數(shù)據(jù)寄存器、寫數(shù)據(jù)寄存器和多路選擇器。讀數(shù)據(jù)寄存器用于存儲(chǔ)通過(guò)多路選擇器選擇的從設(shè)備的數(shù)據(jù)。寫數(shù)據(jù)寄存器用于存儲(chǔ)處理器寫到從設(shè)備中的數(shù)據(jù)。多路選擇器的作用是在主設(shè)備進(jìn)行數(shù)據(jù)讀取或從設(shè)備向主設(shè)備傳輸回應(yīng)信號(hào)時(shí)將正確的信號(hào)傳給主設(shè)備。多路選擇器受到控制邏輯模塊產(chǎn)生的控制信號(hào)的控制，只有被選中的從設(shè)備輸出的數(shù)據(jù)才會(huì)被多路選擇器選中，傳輸?shù)阶x數(shù)據(jù)寄存器中。
圖2的左側(cè)是總線與處理器的信號(hào)，右側(cè)是總線與從設(shè)備的接口信號(hào)，主要的信號(hào)包括
CLK 系統(tǒng)時(shí)鐘
RESETN 系統(tǒng)復(fù)位信號(hào)，低電平有效
IOSN IO片選，低電平有效；
WRITEN 寫使能，低電平有效
OEN 數(shù)據(jù)總線讀使能，低電平有效
BRDYN 外部數(shù)據(jù)準(zhǔn)備好信號(hào)，低電平有效
ADD 處理器地址總線
DATA 處理器數(shù)據(jù)總線
PSELx 從設(shè)備χ的片選信號(hào)
PENABLE 高電平表示讀或?qū)戇^(guò)程的傳輸周期
PffRITE 讀寫控制信號(hào)，高電平表示寫有效，低電平表示讀有效
PADD 從設(shè)備地址線
PffDATA 從設(shè)備寫數(shù)據(jù)線
PRDATA 從設(shè)備讀數(shù)據(jù)線
接口模塊接口模塊是負(fù)責(zé)鏈接總線橋和從設(shè)備之間的模塊。接口模塊的結(jié)構(gòu)如圖3所示，主要包括中斷控制模塊，字節(jié)調(diào)整模塊，讀/寫FIFO和復(fù)位邏輯等，所有的結(jié)構(gòu)可以根據(jù)不同從設(shè)備的需要進(jìn)行裁剪，當(dāng)需要哪一個(gè)部分的功能時(shí)可以選擇。每個(gè)接口模塊的具體結(jié)構(gòu)可以進(jìn)行配置。使用者只需要進(jìn)行從設(shè)備的開(kāi)發(fā)。中斷控制模塊能夠?qū)脑O(shè)備產(chǎn)生的中斷信號(hào)進(jìn)行響應(yīng)，從而將中斷信號(hào)傳到處理器中，產(chǎn)生中斷信號(hào)。字節(jié)調(diào)整模塊可以根據(jù)不同的情況進(jìn)行配置。本發(fā)明的總線具有16位固定的數(shù)據(jù)總線，支持8、16位的數(shù)據(jù)傳輸。例如，如果從設(shè)備只支持8位數(shù)據(jù)讀寫，字節(jié)調(diào)整模塊可以將總線傳輸?shù)?6位數(shù)據(jù)分成兩個(gè)8位的數(shù)據(jù)對(duì)從設(shè)備進(jìn)行輸出，并將從設(shè)備輸出的8位數(shù)據(jù)合成16位數(shù)據(jù)。 復(fù)位邏輯模塊用于將總線橋輸出的復(fù)位信號(hào)轉(zhuǎn)化為從設(shè)備的復(fù)位信號(hào)。例如，總線橋產(chǎn)生的復(fù)位信號(hào)是一個(gè)IOOns的低電平信號(hào)，而從設(shè)備的復(fù)位信號(hào)要求是200ns的高電平信號(hào)， 復(fù)位邏輯模塊可以將IOOns的低電平信號(hào)轉(zhuǎn)化為200ns的高電平信號(hào)。讀寫FIFO用于緩存輸入到從設(shè)備或從設(shè)備輸出到總線橋的數(shù)據(jù)，以滿足不同從設(shè)備傳輸數(shù)據(jù)的速率要求。
總線的接口模塊設(shè)計(jì)能夠滿足各種不同邏輯模塊的不同信號(hào)的要求，而且對(duì)于新的模塊或者用戶自定義的邏輯模塊都能夠很簡(jiǎn)潔的完成轉(zhuǎn)換。
圖4、圖5分別給出了本發(fā)明總線結(jié)構(gòu)對(duì)從設(shè)備的讀寫訪問(wèn)時(shí)序圖。
圖4中在第一個(gè)時(shí)鐘周期中，地址總線ADD上產(chǎn)生正確的地址信號(hào)，IOSN和OEN信號(hào)被拉低，讀周期開(kāi)始。經(jīng)過(guò)一個(gè)時(shí)鐘周期，地址信號(hào)被傳到了總線上，正確的從設(shè)備被選中，地址信息被驅(qū)動(dòng)到總線的地址PADD上以讀取邏輯模塊中的數(shù)據(jù)。BRDYN為應(yīng)答信號(hào)， BRDYN信號(hào)在第三個(gè)時(shí)鐘周期中被拉低，表明PRDATA中的數(shù)據(jù)已經(jīng)準(zhǔn)備好，在第四個(gè)時(shí)鐘周期內(nèi)將數(shù)據(jù)PRDATA傳到DATA數(shù)據(jù)總線上，數(shù)據(jù)傳輸完畢。
圖5中，第一個(gè)時(shí)鐘周期中，處理器在地址總線上產(chǎn)生正確的地址信號(hào)，同時(shí) IOSN, WRITEN被驅(qū)動(dòng)為低電平，寫傳輸開(kāi)始。經(jīng)過(guò)一個(gè)時(shí)鐘周期后，處理器的地址信號(hào)ADD 被傳到從設(shè)備地址總線PADD上，相應(yīng)的PSEL信號(hào)被選中，選擇相應(yīng)的從設(shè)備進(jìn)行訪問(wèn)。 接下來(lái)的一個(gè)時(shí)鐘周期中，PENABLE信號(hào)被置高，處理器的DATA數(shù)據(jù)信號(hào)被傳到總線中的 PWDATA上，對(duì)邏輯模塊進(jìn)行寫數(shù)據(jù)操作.若出現(xiàn)傳輸錯(cuò)誤則邏輯模塊根據(jù)傳輸?shù)那闆r驅(qū)動(dòng)中斷模塊，產(chǎn)生中斷。
從設(shè)備通過(guò)PSEL信號(hào)被選中，來(lái)發(fā)生與總線的通信。只有在PSEL有效時(shí)，總線對(duì)從設(shè)備的操作或從設(shè)備對(duì)總線的操作才有效。從設(shè)備要求數(shù)據(jù)不能超過(guò)16位，地址最大支持23位，每個(gè)從設(shè)備有8M的尋址空間。
本發(fā)明的總線結(jié)構(gòu)具有結(jié)構(gòu)簡(jiǎn)單以及可以靈活地配置等特點(diǎn)，其運(yùn)行時(shí)鐘、總線位寬、各個(gè)接口位寬以及各個(gè)外設(shè)之間的互聯(lián)特性等都可以靈活地配置?？偩€規(guī)范可用于軟核、固核和硬核，不需要使用特殊的開(kāi)發(fā)工具和目標(biāo)硬件，此外它幾乎兼容已有的任何邏輯綜合工具。用戶可以根據(jù)自己的需要進(jìn)行代碼的編寫和刪減，以達(dá)到簡(jiǎn)單高效的目的。
本發(fā)明定義了一種可配置的互聯(lián)策略，允許設(shè)計(jì)者選擇不同的數(shù)據(jù)傳輸模式和進(jìn)行不同的模塊加載，來(lái)形成完整的系統(tǒng)設(shè)計(jì)，可以使處理器在不增加與FPGA的連接線的情況下，實(shí)現(xiàn)對(duì)多種外部設(shè)備的控制和管理。
本發(fā)明的總線結(jié)構(gòu)通過(guò)定義從設(shè)備之間公共的邏輯接口和數(shù)據(jù)交換標(biāo)準(zhǔn)，減少了系統(tǒng)集成中的問(wèn)題，提高了從設(shè)備的可重用性、可移植性和可靠性，加快了產(chǎn)品市場(chǎng)化的速度。
本發(fā)明說(shuō)明書中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域?qū)I(yè)技術(shù)人員的公知技術(shù)。雖然結(jié)合附圖描述了本發(fā)明的實(shí)施方式，但是本領(lǐng)域普通技術(shù)人員可以在所附權(quán)利要求的范圍內(nèi)做出各種變形或修改。
權(quán)利要求
1.一種基于SPARC V8處理器的總線結(jié)構(gòu)，用于連接SPARC V8處理器和多個(gè)從設(shè)備； 所述從設(shè)備是FPGA中的邏輯模塊；其特征在于所述總線結(jié)構(gòu)包括一個(gè)用于連接SPARC V8 處理器和多個(gè)從設(shè)備的總線橋；總線橋包括控制邏輯模塊，地址譯碼模塊，數(shù)據(jù)選擇模塊和數(shù)據(jù)通路；地址譯碼模塊用來(lái)選擇與所述處理器進(jìn)行通信的從設(shè)備，控制邏輯模塊將處理器輸出的地址信號(hào)傳給地址譯碼模塊，地址譯碼模塊對(duì)所述地址信號(hào)進(jìn)行譯碼產(chǎn)生選擇信號(hào)，并傳遞給控制邏輯模塊；控制邏輯模塊根據(jù)地址譯碼模塊產(chǎn)生的選擇信號(hào)產(chǎn)生從設(shè)備選擇信號(hào)和多路選擇器控制信號(hào)；數(shù)據(jù)通路包括讀數(shù)據(jù)寄存器、寫數(shù)據(jù)寄存器和多路選擇器，讀數(shù)據(jù)寄存器用于存儲(chǔ)通過(guò)多路選擇器選擇的從設(shè)備的數(shù)據(jù)，寫數(shù)據(jù)寄存器用于存儲(chǔ)處理器寫到從設(shè)備中的數(shù)據(jù)； 多路選擇器受到控制邏輯模塊產(chǎn)生的多路選擇器控制信號(hào)的控制，只有被選中的從設(shè)備輸出的數(shù)據(jù)才會(huì)被多路選擇器選中，傳輸?shù)阶x數(shù)據(jù)寄存器中；數(shù)據(jù)選擇模塊用于暫存所述處理器數(shù)據(jù)線上的數(shù)據(jù)，控制邏輯模塊控制數(shù)據(jù)選擇模塊進(jìn)行數(shù)據(jù)的傳輸；當(dāng)進(jìn)行讀操作時(shí)，控制讀數(shù)據(jù)寄存器將數(shù)據(jù)傳輸?shù)綌?shù)據(jù)選擇模塊中的寄存器，從而傳輸給處理器；當(dāng)進(jìn)行寫操作時(shí)，控制數(shù)據(jù)選擇模塊將處理器數(shù)據(jù)傳輸?shù)綄憯?shù)據(jù)寄存器中，從而傳輸?shù)綇脑O(shè)備中；當(dāng)沒(méi)有讀寫操作時(shí)，控制邏輯模塊控制數(shù)據(jù)選擇模塊輸出高阻狀態(tài)。
2.如權(quán)利要求1所述的一種基于SPARCV8處理器的總線結(jié)構(gòu)，其特征在于還包括多個(gè)接口模塊，每個(gè)接口模塊一端與總線橋相連，另一端與相應(yīng)的從設(shè)備相連；每個(gè)接口模塊的結(jié)構(gòu)根據(jù)不同從設(shè)備的需要進(jìn)行配置。
全文摘要
一種基于SPARC V8處理器的總線結(jié)構(gòu)，用于連接SPARC V8處理器和多個(gè)從設(shè)備；所述從設(shè)備是FPGA中的邏輯模塊；所述總線結(jié)構(gòu)包括一個(gè)用于連接SPARC V8處理器和多個(gè)從設(shè)備的總線橋；總線橋包括控制邏輯模塊，地址譯碼模塊，數(shù)據(jù)選擇模塊和數(shù)據(jù)通路?？偩€結(jié)構(gòu)還包括多個(gè)接口模塊，每個(gè)接口模塊一端與總線橋相連，另一端與相應(yīng)的從設(shè)備相連；每個(gè)接口模塊的結(jié)構(gòu)根據(jù)不同從設(shè)備的需要進(jìn)行配置。本發(fā)明可以在很大程度上解決用戶系統(tǒng)搭建上遇到的問(wèn)題，提高開(kāi)發(fā)速度，縮短系統(tǒng)的開(kāi)發(fā)周期，可以滿足不同用戶在不同的方面的要求，極大的豐富系統(tǒng)的多樣性。
文檔編號(hào)G06F13/40GK102508807SQ20111035004
公開(kāi)日2012年6月20日 申請(qǐng)日期2011年11月8日 優(yōu)先權(quán)日2011年11月8日
發(fā)明者蘭利東, 周博遠(yuǎn), 王建永, 蔡一茂, 趙元富 申請(qǐng)人:中國(guó)航天科技集團(tuán)公司第九研究院第七七二研究所, 北京時(shí)代民芯科技有限公司