專利名稱：基于版圖變化改變互連延遲參數(shù)的集成電路分析方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計領(lǐng)域，具體地涉及一種基于版圖變化改變互連延遲參數(shù)的集成電路分析方法。
背景技術(shù)：
隨著半導(dǎo)體集成電路技術(shù)的進(jìn)步和特征尺寸的不斷縮小，使單片晶圓上器件數(shù)量不斷增加，電路的功能得到了改進(jìn)，電路的設(shè)計和布局變得越來越復(fù)雜。通過前端設(shè)計的部分，集成電路完成了 RTL級設(shè)計、驗(yàn)證及綜合，實(shí)現(xiàn)了電路的功能需求，而后端設(shè)計中合理的布局布線可以幫助我們得到延遲更小、性能更好的設(shè)計方案。所以要在電路設(shè)計已基本滿足功能和特性指標(biāo)的基礎(chǔ)上，根據(jù)要求的電路特性約束條件(例如要求電路的延遲時間不能大于某一值)，調(diào)整電路中元器件或模塊的位置，使集成電路的整體性能在所要求范圍內(nèi)達(dá)到最優(yōu)化。集成電路版圖是電路系統(tǒng)與集成電路工藝之間的中間橋梁，是一個必不可少的重要環(huán)節(jié)。由于微電子技術(shù)的突飛猛進(jìn)，集成電路的特征尺寸在不斷減小，電路的工作頻率越來越高，器件延遲也在減小，而互連電阻和電容在增加，互連線的延遲開始起主要作用。在高性能集成電路的設(shè)計中，金屬互連線分布于多層且數(shù)量大尺寸小，互連線的寄生效應(yīng)嚴(yán)重影響著電路的可靠性、時延和功耗等重要性能參數(shù)。所以集成電路版圖的寄生互連延遲參數(shù)是影響電路性能的一個關(guān)鍵因素，集成電路版圖布局的重要性越來越突顯出來。集成電路設(shè)計流程中，版圖設(shè)計環(huán)節(jié)后就是進(jìn)行寄生參數(shù)提取和門級電路仿真， 得到電路性能的仿真結(jié)果。所以通過調(diào)整電路版圖的布局，改變版圖寄生參數(shù)，尤其是互連延遲參數(shù)，從而改善電路性能的想法便得以實(shí)現(xiàn)。目前集成電路的分析方法都是從電路本身的結(jié)構(gòu)或是元器件參數(shù)值等電路本身的因素入手進(jìn)行分析，通過各種優(yōu)化算法來實(shí)現(xiàn)電路性能的最優(yōu)化。這些方法對于電路性能的影響雖然是最直接的，但是卻不能改變電路寄生參數(shù)對電路性能的影響。特別是對于納米級技術(shù)代的集成電路，電路寄生參數(shù)尤其是互連延遲參數(shù)正對電路的性能產(chǎn)生越來越重要的影響。因此從集成電路版圖布局出發(fā)，改變電路互連延遲參數(shù)，分析版圖變化對集成電路的影響，從而實(shí)現(xiàn)集成電路優(yōu)化設(shè)計的想法是十分必要的。本發(fā)明克服了現(xiàn)有技術(shù)中不能改變寄生參數(shù)對電路性能影響的缺陷，提出了一種基于版圖變化改變互連延遲參數(shù)的集成電路分析方法。本發(fā)明從集成電路版圖布局變化出發(fā)，改變電路互連延遲參數(shù)，分析版圖變化對集成電路的影響，從而提高集成電路的性能， 優(yōu)化集成電路的方法。

發(fā)明內(nèi)容
本發(fā)明目的在于提出一種基于版圖變化改變互連延遲參數(shù)的集成電路分析方法。 這種方法是從集成電路版圖布局變化出發(fā)，改變電路互連延遲參數(shù)，分析版圖變化對集成電路的影響，從而提高集成電路的性能，優(yōu)化集成電路的方法。
為了達(dá)到上述目的，本發(fā)明對有著相同電路原理圖但采用多種不同版圖布局的集成電路分別進(jìn)行版圖寄生參數(shù)的提取，通過提取出來的集成電路模型參數(shù)對電路進(jìn)行仿真，從而檢驗(yàn)其性能的差異并分析版圖變化對電路的影響。本發(fā)明基于版圖變化改變互連延遲參數(shù)的集成電路分析方法，包括如下步驟 步驟一將同一個集成電路分別設(shè)計成多個不同布局的版圖文件；
步驟二 根據(jù)集成電路的制造工藝文件提取集成電路的工藝層文件； 步驟三利用步驟二中得到的工藝層文件，配合提取步驟一中得到的多個不同布局的版圖文件的信息文件，分別進(jìn)行集成電路版圖寄生參數(shù)的凈提取和集成電路互連延遲參數(shù)的提取；
步驟四根據(jù)步驟三所提取的參數(shù)分別進(jìn)行門級電路仿真，測試多個不同布局的版圖文件的集成電路的性能，獲得不同布局的版圖的集成電路的性能差異；
步驟五根據(jù)步驟四中得到的集成電路的性能差異，分析版圖變化對集成電路的影響。其中，進(jìn)一步包括，步驟六優(yōu)化版圖布局，優(yōu)化電路性能。其中，所述步驟一中不同布局的版圖文件的數(shù)量為兩個或兩個以上。其中，所述將步驟二中的工藝文件通過軟件提取和轉(zhuǎn)化，獲得工藝層文件。其中，所述步驟三中，利用軟件，對版圖文件進(jìn)行信息文件的提取、寄生參數(shù)的凈提取以及互連延遲參數(shù)進(jìn)行提取。其中，所述集成電路分析方法適用于所有類型的集成電路。其中，所述集成電路分析方法中集成電路的版圖寄生參數(shù)提取，由于互連延遲參數(shù)的重要性和特殊性，將集成電路的版圖寄生參數(shù)的凈提取和互連延遲參數(shù)的提取分為兩步進(jìn)行。本發(fā)明提出一種基于版圖變化改變互連延遲參數(shù)的集成電路分析方法，其原理是不同布局的版圖寄生參數(shù)不同，而不同的寄生參數(shù)能夠改變集成電路的性能，通過將提取出相同電路原理圖但不同布局的電路版圖寄生參數(shù)分別進(jìn)行仿真，確定不同布局版圖對電路性能的影響，可以從電路版圖布局和互連延遲的角度分析集成電路，進(jìn)一步地可以提出優(yōu)化版圖布局的方法，優(yōu)化電路性能。


圖1顯示本發(fā)明所提出的基于版圖變化改變互連延遲參數(shù)的集成電路分析方法的流程圖。圖2顯示本發(fā)明實(shí)施例中所用到的三種不同形式的互連的版圖。其中，圖2A表示平行結(jié)構(gòu)的電容，圖2B表示交叉結(jié)構(gòu)的電容，圖2C表示每個金屬層的梳狀結(jié)構(gòu)電容。
具體實(shí)施例方式結(jié)合以下具體實(shí)施例和附圖，對本發(fā)明作進(jìn)一步的詳細(xì)說明，本發(fā)明的保護(hù)內(nèi)容不局限于以下實(shí)施例。在不背離發(fā)明構(gòu)思的精神和范圍下，本領(lǐng)域技術(shù)人員能夠想到的變化和優(yōu)點(diǎn)都被包括在本發(fā)明中，并且以所附的權(quán)利要求書為保護(hù)范圍。常用到的不同形式的互連包括第一層金屬層與多晶硅之間的平行結(jié)構(gòu)、第一層金屬層與N阱之間的平行結(jié)構(gòu)、第一層金屬層與P注入?yún)^(qū)之間的平行結(jié)構(gòu)、第二層金屬層與P注入?yún)^(qū)之間的平行結(jié)構(gòu)、各金屬層間的平行結(jié)構(gòu)，多晶硅和金屬層間的耦合結(jié)構(gòu)，金屬層間的補(bǔ)償結(jié)構(gòu)，金屬層間的交叉結(jié)構(gòu)。如圖2所示，本發(fā)明中不同布局的版圖文件個數(shù)為兩個或兩個以上，本實(shí)施例以采用三種不同互連形式的版圖為例，來說明版圖布局的變化對電路性能的影響。其中，圖2A表示平行結(jié)構(gòu)的電容，圖2B表示交叉結(jié)構(gòu)的電容，圖2C表示每個金屬層的梳狀結(jié)構(gòu)電容。如圖1所示，本具體實(shí)施過程按照以下步驟進(jìn)行
(1)將一個有著相同電路原理圖、實(shí)現(xiàn)相同功能的集成電路，分別設(shè)計成具有三種不同布局的版圖形式，如圖2所示。其中集成電路版圖設(shè)計軟件使用的是Cadence的Virtuoso。(2)集成電路生產(chǎn)廠家所提供的標(biāo)準(zhǔn)的集成電路制造工藝文件為ict格式，將這些工藝文件通過Techgen (RCgen)軟件提取和轉(zhuǎn)化成tf格式，得到在版圖寄生參數(shù)提取環(huán)節(jié)所需要的工藝層文件(Techfile層文件)。(3)利用步驟(2)中通過工藝文件所得到的工藝層文件(Techfile層文件)分別配合步驟(1)中得到的三種具有不同布局的集成電路版圖文件，提取版圖文件的信息文件 (⑶SII文件)，再將⑶SII文件導(dǎo)入3D寄生參數(shù)提取軟件Raphael軟件中，利用Raphael軟件進(jìn)行集成電路版圖寄生參數(shù)的凈提取，從而得到這三種不同布局集成電路版圖的版圖寄生參數(shù)。表一所示為本實(shí)施例中使用3D寄生參數(shù)提取軟件Raphael提取的三組采用不同互連形式的版圖的寄生電容參數(shù)。
權(quán)利要求
1.一種基于版圖變化改變互連延遲參數(shù)的集成電路分析方法，其特征在于，包括如下步驟步驟一將同一個集成電路分別設(shè)計成多個不同布局的版圖文件；步驟二 根據(jù)集成電路的制造工藝文件提取集成電路的工藝層文件；步驟三利用步驟二中得到的工藝層文件，配合提取步驟一中得到的多個不同布局的版圖文件的信息文件，分別進(jìn)行集成電路版圖寄生參數(shù)的凈提取和集成電路互連延遲參數(shù)的提?。徊襟E四根據(jù)步驟三所提取的參數(shù)分別進(jìn)行門級電路仿真，測試多個不同布局的版圖文件的集成電路的性能，獲得不同布局的版圖的集成電路的性能差異；步驟五根據(jù)步驟四中得到的集成電路的性能差異，分析版圖變化對集成電路的影響。
2.如權(quán)利要求1所述集成電路分析方法，其特征在于，所述步驟一中不同布局的版圖文件的數(shù)量為兩個或兩個以上。
3.如權(quán)利要求1所述集成電路分析方法，其特征在于，所述將步驟二中的工藝文件通過軟件提取和轉(zhuǎn)化，獲得工藝層文件。
4.如權(quán)利要求1所述集成電路分析方法，其特征在于，所述步驟三中，集成電路的版圖寄生參數(shù)提取后，再對互連延遲參數(shù)進(jìn)行提取。
5.如權(quán)利要求1所述集成電路分析方法，其特征在于，所述步驟三中，利用軟件對版圖文件進(jìn)行信息文件的提取、寄生參數(shù)的凈提取以及互連延遲參數(shù)進(jìn)行提取。
6.如權(quán)利要求1所述集成電路分析方法，其特征在于，所述集成電路分析方法適用于所有類型的集成電路。
7.如權(quán)利要求1所述集成電路分析方法，其特征在于，進(jìn)一步包括，步驟六優(yōu)化版圖布局，優(yōu)化電路性能。
全文摘要
本發(fā)明公開了一種基于版圖變化改變互連延遲參數(shù)的集成電路分析方法，將同一個集成電路分別設(shè)計成多個不同布局的版圖文件，根據(jù)集成電路的制造工藝文件提取集成電路的工藝層文件，配合提取得到的多個不同布局的版圖文件的信息文件，分別進(jìn)行集成電路版圖寄生參數(shù)的凈提取和集成電路互連延遲參數(shù)的提取，所提取的參數(shù)分別進(jìn)行門級電路仿真，測試性能，獲得不同布局的版圖的集成電路的性能差異，分析版圖變化對電路性能的影響。本發(fā)明通過將提取出相同電路原理圖但不同布局的電路版圖寄生參數(shù)分別進(jìn)行仿真，確定不同布局版圖對電路性能的影響，可以從電路版圖布局和互連延遲的角度分析集成電路所受的影響。
文檔編號G06F17/50GK102508974SQ201110360470
公開日2012年6月20日 申請日期2011年11月15日 優(yōu)先權(quán)日2011年11月15日
發(fā)明者任錚, 周卉, 張孟迪, 李曦, 石艷玲, 胡少堅, 陳壽面 申請人:上海集成電路研發(fā)中心有限公司, 華東師范大學(xué)