專利名稱：電路布局中的運行中的器件表征的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種電路布局中的運行中的器件表征。
背景技術(shù)：
在典型的集成電路設(shè)計工藝中，例如，在原理圖編輯器中首先生成的是正在進(jìn)行設(shè)計的集成電路的電路原理圖。在電路原理圖上進(jìn)行預(yù)布局模擬，從而模擬出該集成電路的性能。由于在進(jìn)行預(yù)布局模擬時集成電路的布局還沒有創(chuàng)建，因此，無法將集成電路布局的布局依賴影響(LDE)納入到預(yù)布局模擬的考慮范圍內(nèi)。而是在預(yù)布局模擬中假設(shè)出了LDE的默認(rèn)值。
在預(yù)布局模擬之后，例如，使用布局編輯器生成了集成電路布局。然后，在布局上進(jìn)行設(shè)計驗證，其中，設(shè)計驗證包括設(shè)計規(guī)則檢查(DRC)、布局與原理圖一致性驗證(LVS)、布局參數(shù)提取(LPE)以及寄生提取(RCX)。然后，在布局上進(jìn)行后布局模擬。在后布局模擬中，將LDE納入考慮范圍，從而使產(chǎn)生的電路性能參數(shù)更準(zhǔn)確地反映出實際的電路。然后，將電路性能參數(shù)與設(shè)計規(guī)范相比較。如果電路性能參數(shù)符合設(shè)計規(guī)范的要求，則可以結(jié)束該設(shè)計。否則，設(shè)計工藝循環(huán)回到生成和編輯原理圖的步驟，并且重復(fù)這些包括預(yù)布局模擬、布局創(chuàng)建、設(shè)計驗證以及后布局模擬的步驟來修改該設(shè)計。該循環(huán)被重復(fù)直至電路性能參數(shù)最終符合設(shè)計規(guī)范的要求為止。在常規(guī)設(shè)計中，在預(yù)布局模擬和后布局模擬之間存在差距。由于預(yù)布局模擬無法準(zhǔn)確地反映出電路的性能，因此直到集成電路的所有布局都已經(jīng)結(jié)束的后布局模擬時才發(fā)現(xiàn)需要對電路進(jìn)行修改，從而導(dǎo)致高昂的費用。在先進(jìn)的納米CMOS設(shè)計中，與舊時的電路相比，LDE對器件的特性，比如，數(shù)字電路的載流量、輸出阻抗以及模擬電路的跨導(dǎo)率產(chǎn)生了更強的影響。因此，相較于以前，預(yù)布局模擬和后布局模擬之間的差距十分嚴(yán)重，從而迫使設(shè)計人要預(yù)備出額外的設(shè)計余量。由此明顯地犧牲了可達(dá)到的速度性能。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種設(shè)計系統(tǒng)，包括布局模塊，包括計算單元，其中，所述計算單元被配置為在所述電路的布局階段期間，提取電路中的集成電路器件的布局參數(shù)；以及使用所述布局參數(shù)計算出所述器件的電路參數(shù)；以及用戶界面，被配置為響應(yīng)于用戶對所述器件的選擇，顯示出所述器件的所述電路參數(shù)。在該設(shè)計系統(tǒng)中，所述集成電路器件是晶體管，其中，所述電路參數(shù)包括從基本上由所述晶體管的驅(qū)動電流、閾值電壓、跨導(dǎo)、以及漏電導(dǎo)構(gòu)成的組中選擇出的參數(shù)，并且其中，所述布局參數(shù)包括從基本上由晶體管的阱鄰近參數(shù)、OD間隔、多晶硅間隔、擴(kuò)散長度、及其組合構(gòu)成的組中選擇出的參數(shù)。在該設(shè)計系統(tǒng)中，所述計算単元被配置為執(zhí)行背景計算，從而在所述電路的所述布局階段結(jié)束之前，提取出所述布局參數(shù)并且計算出所述電路參數(shù)。在該設(shè)計系統(tǒng)中，進(jìn)ー步包括原理圖編輯器，被配置為用于編輯所述電路的原理圖，并且其中，所述原理圖編輯器被配置為將制造布局參數(shù)反向傳遞給所述原理圖來替換所述集成電路器件的默認(rèn)假設(shè)的布局參數(shù)。在該設(shè)計系統(tǒng)中，進(jìn)ー步包括布局編輯器，其中，所述布局編輯器被配置為用于提取所述集成電路器件的所述布局參數(shù)。在該設(shè)計系統(tǒng)中，所述計算単元被配置為在互連所述電路中的器件的金屬線被布線之前，提取出所述布局參數(shù)并且計算出所述電路參數(shù)。在該設(shè)計系統(tǒng)中，所述布局模塊進(jìn)一歩包括分析器，被配置用于響應(yīng)于所述布局 參數(shù)的變化，生成并且圖示出所述電路參數(shù)的下降趨勢。在該設(shè)計系統(tǒng)中，所述布局模塊和所述用戶界面被配置為將所述電路參數(shù)顯示為下降百分比。根據(jù)本發(fā)明的另一方面，提供了ー種設(shè)計系統(tǒng)，包括布局模塊，被配置為提取電路的晶體管的布局參數(shù)；將所述布局參數(shù)反向傳遞到所述電路的原理圖，從而替換默認(rèn)布局參數(shù)，其中，所述默認(rèn)布局參數(shù)是假設(shè)值；以及使用包括所述布局參數(shù)的所述原理圖計算出所述晶體管的電路參數(shù)。在該設(shè)計系統(tǒng)中，進(jìn)ー步包括用戶界面，被配置為響應(yīng)于用戶對所述晶體管的選擇,顯示出所述晶體管的所述電路參數(shù)。在該設(shè)計系統(tǒng)中，所述電路參數(shù)被顯示為從自具有所述默認(rèn)布局參數(shù)的所述原理圖模擬出的電路參數(shù)中下降得到的下降值。在該設(shè)計系統(tǒng)中，所述電路參數(shù)包括從基本上由所述晶體管的驅(qū)動電流、閾值電壓、跨導(dǎo)、和漏電導(dǎo)構(gòu)成的組中選擇出的參數(shù)，并且其中，所述布局參數(shù)包括從基本上由晶體管的阱鄰近參數(shù)、OD間隔、多晶硅間隔、擴(kuò)散長度、及其組合構(gòu)成的組中選擇出的參數(shù)。在該設(shè)計系統(tǒng)中，進(jìn)ー步包括原理圖編輯器，被配置為用于編輯所述電路的所述原理圖，其中，所述原理圖編輯器和所述布局模塊被配置為將所述布局參數(shù)反向傳遞給所述原理圖；以及布局編輯器，被配置為生成和編輯所述電路的布局，其中，所述布局模塊被配置為從所述布局中提取所述晶體管的所述布局參數(shù)。在該設(shè)計系統(tǒng)中，所述布局模塊進(jìn)一歩包括分析器，被配置為響應(yīng)于所述布局參數(shù)之ー的變化，生成并且圖示出所述電路參數(shù)之一的下降趨勢。根據(jù)本發(fā)明的又一方面，提供了ー種方法，包括根據(jù)電路的原理圖將所述電路的部分布局為布局；從所述布局中提取出所述電路中的晶體管的布局參數(shù)；將所述布局參數(shù)反向傳遞到所述原理圖，從而替換所述晶體管的默認(rèn)布局參數(shù)，其中，所述默認(rèn)布局參數(shù)是假設(shè)值；使用包括從所述布局中提取出的所述布局參數(shù)的原理圖計算出所述晶體管的電路參數(shù)；以及在用戶界面上顯示出所述晶體管的所述電路參數(shù)。在該方法中，進(jìn)ー步包括對金屬線進(jìn)行布線，從而互連所述布局中的器件；以及執(zhí)行后布局模擬，從而模擬所述電路的整體性能，其中，在所述布線和所述后布局模擬步驟之前，執(zhí)行所述提取、反向傳遞、和計算的步驟。
在該方法中，響應(yīng)于用戶對所述晶體管的選擇，執(zhí)行顯示出所述晶體管的所述電路參數(shù)的步驟。在該方法中，進(jìn)一步包括響應(yīng)于所述布局參數(shù)中的一個的變化，計算和圖示出所述電路參數(shù)之一的下降趨勢。在該方法中，所述電路參數(shù)包括從基本上由所述晶體管的驅(qū)動電流、閾值電壓、跨導(dǎo)、和漏電導(dǎo)構(gòu)成的組中選擇出的參數(shù)，并且其中，所述布局參數(shù)包括從基本上由所述晶體管的阱鄰近參數(shù)、OD間隔、多晶硅間隔、擴(kuò)散長度、及其組合構(gòu)成的組中選擇出的參數(shù)。在該方法中，將所述晶體管的所述電路參數(shù)在所述用戶界面上顯示為下降百分率，并且其中，所述下降百分比從電路參數(shù)下降得到，所述電路參數(shù)由具有所述默認(rèn)布局參數(shù)的所述電路的所述原理圖計算得出。


為了全面理解本公開及其優(yōu)點，現(xiàn)在結(jié)合附圖進(jìn)行以下描述作為參考，其中圖I示出布局依賴影響(LDE)感知的布局模塊的框圖；圖2示出了示例性電路，在該電路上進(jìn)行了 LDE感知布局；圖3示出LDE感知電路設(shè)計工藝的流程圖；圖4示出正在進(jìn)行布局的電路的部分，所示的部分包括PMOS晶體管和NMOS晶體管；以及圖5示出的曲線圖示出了響應(yīng)于布局參數(shù)的變化的示例性電路參數(shù)的變化趨勢。
具體實施例方式下面，詳細(xì)討論本發(fā)明各實施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的概念。所討論的具體實施例僅僅示出了制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。根據(jù)實施例提供了實時的設(shè)備表征方法以及用于實現(xiàn)相同目的的布局依賴影響(LDE)感知布局模塊。然后論述了該實施例的變化和操作。在各個視圖和所示實施例中，相似的參考標(biāo)號用于指示相似的元件。圖I示出了根據(jù)實施例的用于進(jìn)行集成電路布局的布局系統(tǒng)10的框圖。布局系統(tǒng)10包括LDE感知布局模塊20、原理圖編輯器22、布局編輯器24、以及應(yīng)用程序用戶界面26。原理圖編輯器22被配置為生成和編輯正在進(jìn)行設(shè)計的集成電路的電路原理圖。布局編輯器24被配置用于生成和編輯集成電路的布局，該布局根據(jù)原理圖生成。應(yīng)用程序用戶界面26被配置為向用戶提供視覺顯示(visual presentation)(例如,通過顯示屏示出)。在視覺顯示中，可以顯示出電路原理圖、布局、從布局中提取出相應(yīng)的LDE參數(shù)(例如，通過布局編輯器24)以及計算出的電路參數(shù)。應(yīng)用程序用戶界面26還被配置為接收用戶輸入，從而調(diào)整電路原理圖和布局，進(jìn)而挑選出特定器件(比如，晶體管)，以便顯示出該晶體管的電路參數(shù)，并且如圖5所示那樣圖示出趨勢。使用箭頭示意性地示出部件20、22、24以及26之間的相互作用。圖2示意性地示出了根據(jù)實施例的正在進(jìn)行設(shè)計的電路100的原理圖。電路100包括反相器102，該反相器被用作為解釋該實施例概念的實例。應(yīng)該意識到，除了反相器102，實際設(shè)計的電路可以包括更多器件。反相器102包括PMOS晶體管110和NMOS晶體管112，其與相應(yīng)的漏極區(qū)域互連，并且與柵極互連。圖4示意性地示出PMOS晶體管110和NMOS晶體管112的布局的部分。PMOS晶體管110包括有源區(qū)域(OD) 124和形成在OD 124上方的多晶硅柵極128。NMOS晶體管112包括OD 126和形成在OD 126上方的多晶硅柵極128。偽柵電極(偽多晶硅，dummy poly) 130和132形成在鄰近PMOS晶體管110和NMOS晶體管112的位置上。還示出了 P-阱區(qū)域134，其中，OD 126是P-阱區(qū)域134的部分。圖3示出了根據(jù)實施例的集成電路設(shè)計エ藝的示意性流程圖。在步驟30中，例如，使用了如圖I中所示的原理圖編輯器22生成和編輯正在進(jìn)行設(shè)計的集成電路100的電路原理圖31。在步驟32中，執(zhí)行原理圖驅(qū)動布局步驟(schematic-driven layout step),其中，電路原理圖31中的器件，比如，晶體管(包括圖2中的PMOS晶體管110和NMOS晶體管112)被從原理圖31中提取出來，并且可以生成単獨的提取出的器件的布局。在布置步驟 34中，單獨的提取出的器件的布局被布置在期望位置上?？梢允褂萌鐖DI中所示的布局編輯器24執(zhí)行布置步驟34。在布置步驟34中，遵守布局限制，從而確保不會違反設(shè)計規(guī)則。在步驟36中，從在步驟34中生成的布局中提取布局參數(shù)(在下文中可選地被稱作LDE參數(shù))。應(yīng)該理解，提取LDE參數(shù)的時候電路100的布局可以仍未結(jié)束，并且可能存在已布線的部分，而剩余的部分仍未進(jìn)行布線。LDE參數(shù)包括，但并不限于，涉及阱鄰近影響(WPE)、0D-間隔影響(OSE)、多晶硅間隔影響(PSE)、擴(kuò)散長度(LOD)影響、邊界影響參數(shù)、等等。例如，參考圖4, LDE參數(shù)可以包括多晶娃間隔PS、OD間隔OS、等等。其他參數(shù)，比如，擴(kuò)散長度、多晶硅柵極與阱區(qū)域(比如，圖4中的阱區(qū)域134)邊界之間的距離以及其他涉及晶體管110和112的布局的其他布局參數(shù)也被提取出來作為LDE參數(shù)。再參考圖3，在步驟38中計算出集成電路100(圖2)中的電路(性能)參數(shù)。可 以通過LDE感知布局模塊20 (圖I)中的計算單元28執(zhí)行步驟38?？梢杂嬎愠?，例如，圖2中的每個晶體管110和112的驅(qū)動電流IcU閾值電壓Vth、跨導(dǎo)Gm、漏電導(dǎo)Gds、等等。由于在該步驟中，晶體管110和112已經(jīng)進(jìn)行了布局，并且，諸如相鄰的多晶硅柵極130和132、相鄰的阱區(qū)域(未示出)、等等的相鄰環(huán)境中的至少ー些也都已經(jīng)進(jìn)行了布局，因此，可以從現(xiàn)有的布局中提取出相關(guān)的LDE參數(shù)。提取出的LDE參數(shù)將電路參數(shù)的計算納入到考慮范圍內(nèi)。該步驟被稱為LDE參數(shù)向原理圖的反向傳遞(back-annotating),其中，現(xiàn)在利用實際提取出的LDE參數(shù)替代原理圖31中默認(rèn)假設(shè)的布局參數(shù)。在實施例中，LDE參數(shù)的提取(步驟36)也通過圖I中的計算單元28進(jìn)行，該計算單元是LDE感知布局模塊20的部分。提取步驟36和計算步驟38可以被執(zhí)行為與布局步驟34的進(jìn)程同時進(jìn)行的背景計算エ藝，也就是說，當(dāng)對晶體管，比如110/112 (圖2)，進(jìn)行布局時，提取步驟36和計算步驟38可以在布局上執(zhí)行，而不用等待圖2中的整個電路完成。例如，可以通過應(yīng)用程序用戶界面26 (圖I)將計算出的電路參數(shù)顯示出來，以便設(shè)計者查看。圖4示出的是示例性地顯示出的PMOS晶體管110的電路性能參數(shù),當(dāng)設(shè)計者選擇PMOS晶體管110并且要求示出其電路參數(shù)時,便將這些電路參數(shù)顯示出來。(設(shè)計者所使用的計算機的)熱鍵可以被指定用于應(yīng)用程序用戶界面26，從而，響應(yīng)于晶體管110的選擇以及熱鍵的按壓，顯示出被挑選出來的器件(比如，晶體管)的電路性能參數(shù)。由于在對器件進(jìn)行布局之后，用戶能夠在任何時間顯示出電路100中的器件的電路參數(shù)，所以電路性能參數(shù)的可視化也被稱為運行中(on-the-fly)的可視化，該運行中的可視化基本上是實時的可視化工藝。在實施例中，如圖4中所示，電路性能參數(shù)被顯示為下降值(degradationvalue)，這些下降值意味著，與在不將提取出來的LDE參數(shù)傳遞給電路原理圖31的情況下所獲得的模擬結(jié)果相比，所計算出的值是下降的。在不將實際的布局影響納入到考慮范圍內(nèi)的模擬結(jié)果中，默認(rèn)的LDE參數(shù)是假設(shè)的。當(dāng)將提取出的LDE參數(shù)納入到考慮范圍內(nèi)時，與使用默認(rèn)的LDE影響的情況相比，所得到的電路性能參數(shù)可能會有所下降。因此，在實施例中，盡管也可以顯示出實際計算出的電路性能參數(shù)值，但仍將電路性能參數(shù)顯示為下降的百分比值。在圖4所示的實例中，PMOS晶體管110的驅(qū)動電流Id下降了大約11. 3%，而閾值電壓下降了大約8. 2%。在步驟38中計算并被顯示出來的電路參數(shù)反映出現(xiàn)有的布局性能。為了使設(shè)計者更好地預(yù)測如何調(diào)整電路布局，將趨勢分析器29(圖I)與LDE感知布局模塊20結(jié)合用
于進(jìn)行趨勢分析。盡管趨勢分析器29和計算單元28被示出為分離的部件，但趨勢分析器29也可以是計算單元28的部分。圖3中的步驟40示出了相應(yīng)的步驟。例如，圖5示出了通過趨勢分析器29產(chǎn)生的示例性的趨勢曲線圖，并且將其顯示給用戶檢查。該趨勢示意性地示出了驅(qū)動電流Id是如何隨著阱間隔的增大和減小而變化的，可以從晶體管柵極到相鄰的阱區(qū)域之間測量出該阱間隔。另外，趨勢分析器29可以接受用戶輸入的不同的布局參數(shù)，并且將用戶輸入的布局參數(shù)與計算相結(jié)合地示出電路性能參數(shù)的趨勢。例如，用戶可以輸入多晶硅間隔的第一值PSI，而趨勢分析器29則相應(yīng)地產(chǎn)生出第一趨勢，其中，驅(qū)動電流Id(多晶硅間隔等于PSl)被示為阱間隔的函數(shù)。用戶可以輸入多晶硅間隔的與值PSl不同的第二值SP2，而趨勢分析器29則相應(yīng)地生成出第二趨勢，其中，驅(qū)動電流Id(多晶硅間隔等于PS2)被示為阱間隔的函數(shù)。該趨勢曲線圖還可以在同一個圖中示出多條線50，每條線50都對應(yīng)于布局參數(shù)(比如多晶娃間隔)中的一個的值?？梢酝ㄟ^圖I中的LDE感知布局模塊20執(zhí)行圖3所示的步驟36、38、和40?？梢栽诓季植襟E32和34開始后的任何時間進(jìn)行步驟36、38和40，并且可以在集成電路100 (圖2)的布局結(jié)束之前或之后的任何時間執(zhí)行步驟36、38和40。例如，可以在只對電路中的幾個晶體管進(jìn)行布線時，在對電路的一個或多個功能單元進(jìn)行布線時，或在對整個電路100進(jìn)行布線之后執(zhí)行步驟36、38和40。另外，可以在電路的布線步驟(圖3中的步驟42)執(zhí)行之間或之后執(zhí)行步驟36、38、和40。在電路布局之后，可以執(zhí)行布線步驟42，從而對用于互連集成電路中的器件的金屬線進(jìn)行布線。在一些實施例中，布線步驟包括對作為互連線路的多晶硅線進(jìn)行布線。因此，LDE影響也包括多晶硅線的影響。類似地，可以在一些或所有多晶硅線和金屬線被布線之前和/或之后實現(xiàn)電路性能的運行中的可視化，并且可以由此調(diào)整布局(如果需要的話)以適應(yīng)多晶硅線的影響。再次參考圖3，可以進(jìn)行后布局模擬44，從而生成詳細(xì)的布局評估結(jié)果。在進(jìn)行后布局模擬之后，生成整個電路100的電路性能參數(shù)，并且將其與設(shè)計規(guī)范的要求相比較。設(shè)計工藝可以循環(huán)回到步驟30，從而在電路性能參數(shù)不符合設(shè)計規(guī)范要求的情況下修改設(shè)計。但如果電路性能參數(shù)符合設(shè)計規(guī)范的要求，那么可以結(jié)束電路和布局，并且完成設(shè)計。通過實時檢查器件的電路性能的能力，設(shè)計者可以在對電路進(jìn)行布線時調(diào)整電路，并且無需等到后布局模擬之后。如圖4和圖5所示，由于可以在器件布線時立刻得知器件的電路性能參數(shù)，因此，設(shè)計者能夠確定器件是否符合設(shè)計規(guī)范，并且能夠相應(yīng)地實時調(diào)整布局。例如，如果晶體管的驅(qū)動電流Id不符合設(shè)計規(guī)范，那么，可以調(diào)節(jié)與晶體管相關(guān)的多晶硅間隔、阱間隔、等等，從而增大驅(qū)動電流Id。相反地，如果晶體管的驅(qū)動電流Id超出設(shè)計規(guī)范的裕度(margin)大于期望值，則可以對布局，比如，多晶硅間隔、阱間隔、等等進(jìn)行調(diào)整，從而減小裕度并且降低晶體管芯片區(qū)域的利用率。因此，通過使用實施例，可以在電路性能和芯片區(qū)域利用率之間達(dá)成妥協(xié)。另外，設(shè)計者能夠在可選的布局方案之間進(jìn)行評估，從而選擇出最優(yōu)的布局方案。根據(jù)實施例，一種設(shè)計系統(tǒng)包括布局模塊和用戶界面。該布局模塊包括計算單元，其中，所述計算單元被配置為在所述電路的布局階段期間，提取電路中的集成電路器件的 布局參數(shù)；以及使用所述布局參數(shù)計算出所述器件的電路參數(shù)。該用戶界面被配置為響應(yīng)于用戶對所述器件的選擇，顯示出所述器件的所述電路參數(shù)。根據(jù)一些實施例，一種設(shè)計系統(tǒng)包括布局模塊和用戶界面。該布局模塊包括計算單元，其中，所述計算單元被配置為在所述電路的布局階段期間，提取電路中的集成電路器件的布局參數(shù)；以及使用所述布局參數(shù)計算出所述器件的電路參數(shù)。該用戶界面被配置為響應(yīng)于用戶對所述器件的選擇，顯示出所述器件的所述電路參數(shù)。根據(jù)其他實施例，一種布局模塊，被配置為提取電路的晶體管的布局參數(shù)；將布局參數(shù)反向傳遞到電路的原理圖，從而替換默認(rèn)布局參數(shù)，其中，默認(rèn)布局參數(shù)是假設(shè)值；以及使用包括布局參數(shù)的原理圖計算出晶體管的電路參數(shù)。根據(jù)另外其他的實施例，一種方法，包括根據(jù)電路的原理圖將電路的部分布局為布局；從布局中提取出電路中的晶體管的布局參數(shù)；將布局參數(shù)反向傳遞到原理圖，從而替換晶體管的默認(rèn)布局參數(shù)，其中，默認(rèn)布局參數(shù)是假設(shè)值；使用包括從布局中提取出的布局參數(shù)的原理圖計算出晶體管的電路參數(shù)；以及在用戶界面上顯示出晶體管的電路參數(shù)。盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實施例基本相同的功能或獲得基本相同結(jié)果的工藝、機器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。此外，每條權(quán)利要求構(gòu)成單獨的實施例，并且多個權(quán)利要求和實施例的組合在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.ー種設(shè)計系統(tǒng)，包括 布局模塊，包括計算單元，其中，所述計算単元被配置為 在所述電路的布局階段期間，提取電路中的集成電路器件的布局參數(shù)；以及 使用所述布局參數(shù)計算出所述器件的電路參數(shù)；以及 用戶界面，被配置為響應(yīng)于用戶對所述器件的選擇，顯示出所述器件的所述電路參數(shù)。
2.根據(jù)權(quán)利要求I所述的設(shè)計系統(tǒng)，其中，所述集成電路器件是晶體管，其中，所述電路參數(shù)包括從基本上由所述晶體管的驅(qū)動電流、閾值電壓、跨導(dǎo)、以及漏電導(dǎo)構(gòu)成的組中選擇出的參數(shù)，并且其中，所述布局參數(shù)包括從基本上由晶體管的阱鄰近參數(shù)、OD間隔、多晶硅間隔、擴(kuò)散長度、及其組合構(gòu)成的組中選擇出的參數(shù)。
3.根據(jù)權(quán)利要求I所述的設(shè)計系統(tǒng)，其中，所述計算単元被配置為執(zhí)行背景計算，從而在所述電路的所述布局階段結(jié)束之前，提取出所述布局參數(shù)并且計算出所述電路參數(shù)。
4.根據(jù)權(quán)利要求I所述的設(shè)計系統(tǒng)，進(jìn)一歩包括原理圖編輯器，被配置為用于編輯所述電路的原理圖，并且其中，所述原理圖編輯器被配置為將制造布局參數(shù)反向傳遞給所述原理圖來替換所述集成電路器件的默認(rèn)假設(shè)的布局參數(shù)。
5.根據(jù)權(quán)利要求I所述的設(shè)計系統(tǒng)，進(jìn)一歩包括布局編輯器，其中，所述布局編輯器被配置為用于提取所述集成電路器件的所述布局參數(shù)。
6.ー種設(shè)計系統(tǒng)，包括 布局模塊，被配置為 提取電路的晶體管的布局參數(shù)； 將所述布局參數(shù)反向傳遞到所述電路的原理圖，從而替換默認(rèn)布局參數(shù)，其中，所述默認(rèn)布局參數(shù)是假設(shè)值；以及 使用包括所述布局參數(shù)的所述原理圖計算出所述晶體管的電路參數(shù)。
7.根據(jù)權(quán)利要求6所述的設(shè)計系統(tǒng)，進(jìn)一歩包括用戶界面，被配置為響應(yīng)于用戶對所述晶體管的選擇，顯示出所述晶體管的所述電路參數(shù)，并且其中，所述電路參數(shù)被顯示為從自具有所述默認(rèn)布局參數(shù)的所述原理圖模擬出的電路參數(shù)中下降得到的下降值。
8.根據(jù)權(quán)利要求6所述的設(shè)計系統(tǒng)，其中，所述電路參數(shù)包括從基本上由所述晶體管的驅(qū)動電流、閾值電壓、跨導(dǎo)、和漏電導(dǎo)構(gòu)成的組中選擇出的參數(shù)，并且其中，所述布局參數(shù)包括從基本上由晶體管的阱鄰近參數(shù)、OD間隔、多晶硅間隔、擴(kuò)散長度、及其組合構(gòu)成的組中選擇出的參數(shù)。
9.根據(jù)權(quán)利要求6所述的設(shè)計系統(tǒng)，進(jìn)一歩包括 原理圖編輯器，被配置為用于編輯所述電路的所述原理圖，其中，所述原理圖編輯器和所述布局模塊被配置為將所述布局參數(shù)反向傳遞給所述原理圖；以及 布局編輯器，被配置為生成和編輯所述電路的布局，其中，所述布局模塊被配置為從所述布局中提取所述晶體管的所述布局參數(shù)。
10.ー種方法，包括 根據(jù)電路的原理圖將所述電路的部分布局為布局； 從所述布局中提取出所述電路中的晶體管的布局參數(shù)； 將所述布局參數(shù)反向傳遞到所述原理圖，從而替換所述晶體管的默認(rèn)布局參數(shù)，其中，所述默認(rèn)布局參數(shù)是假設(shè)值；使用包括從所述布局中提取出的所述布局參數(shù)的原理圖計算出所述晶體管的電路參數(shù)； 在用戶界面上顯示出所述晶體管的所述電路參數(shù)；以及 對金屬線進(jìn)行布線，從而互連所述布局中的器件； 執(zhí)行后布局模擬，從而模擬所述電路的整體性能，其中，在所述布線和所述后布局模擬步驟之前，執(zhí)行所述提取、反向傳遞、和計算的步驟。
全文摘要
一種設(shè)計系統(tǒng)包括布局模塊和用戶界面。該布局模塊包括計算單元，其中，計算單元被配置為在電路的布局階段期間，提取電路中的集成電路器件的布局參數(shù)；以及使用布局參數(shù)計算出器件的電路參數(shù)。該用戶界面，被配置為響應(yīng)于用戶對器件的選擇，顯示出器件的電路參數(shù)。本發(fā)明還提供了一種電路布局中的運行中的器件表征。
文檔編號G06F17/50GK102799701SQ20111039937
公開日2012年11月28日 申請日期2011年12月1日 優(yōu)先權(quán)日2011年5月25日
發(fā)明者江昱嫻, 戴雅麗, 黃慕真, 陳建文, 蘇朝琴 申請人:臺灣積體電路制造股份有限公司