專利名稱：一種用于集成電路的多個(gè)時(shí)序模式合并的方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路設(shè)計(jì)，更具體地，涉及一種用于集成電路的多個(gè)時(shí)序模式合并的方法和系統(tǒng)。
背景技術(shù)：
集成電路設(shè)計(jì)的流程的一個(gè)很重要的步驟就是時(shí)序分析(Timing Analysis),時(shí)序分析中，首先可以對(duì)于時(shí)鐘效應(yīng)的預(yù)計(jì)采用理想時(shí)鐘模型(Ideal Clock Model),進(jìn)行靜態(tài)時(shí)序分析，然后插入時(shí)鐘樹(Insert Clock Tree)，插入時(shí)鐘樹也稱時(shí)鐘樹規(guī)劃?，F(xiàn)有的時(shí)鐘樹規(guī)劃過程可以手工完成，也可以由電子設(shè)計(jì)自動(dòng)化(EDA)工具來完成的，最流行的時(shí)鐘樹都采用自動(dòng)化工具來完成。其基本原理是根據(jù)各時(shí)序器件到時(shí)鐘源的距離，在適當(dāng)?shù)奈恢梅胖镁彌_器(buffer)以使時(shí)鐘源到每個(gè)時(shí)序器件的時(shí)鐘偏差(skew)最小化。插入的由緩沖器組成的樹狀的信號(hào)中繼網(wǎng)絡(luò)被稱為時(shí)鐘樹。插入的時(shí)鐘樹要求能夠滿足時(shí)序約束文件中的時(shí)序約束，從而保持時(shí)序的收斂性，達(dá)到設(shè)計(jì)的效果。最后進(jìn)行帶時(shí)鐘的時(shí)序分析以及時(shí)鐘樹調(diào)節(jié)。時(shí)鐘樹規(guī)劃、時(shí)鐘樹插入以及時(shí)鐘樹調(diào)節(jié)的耗時(shí)往往要以天甚至周來計(jì)算，是集成電路設(shè)計(jì)過程中影響設(shè)計(jì)周期的重要因素。尤其當(dāng)前的集成電路設(shè)計(jì)中，常常一個(gè)芯片具有多個(gè)時(shí)序模式，也就是說，該芯片的邏輯電路可以在多個(gè)不同的時(shí)鐘頻率下工作，在這種情況下，傳統(tǒng)的設(shè)計(jì)中，一種解決辦法是對(duì)每個(gè)時(shí)序模式，都進(jìn)行靜態(tài)及動(dòng)態(tài)時(shí)序分析，使多個(gè)時(shí)序模式都達(dá)到時(shí)序收斂，僅僅是一個(gè)時(shí)序模式的時(shí)序分析，已經(jīng)需要大量時(shí)間，對(duì)多個(gè)時(shí)序模式的時(shí)序分析，顯然需要消耗更大量的時(shí)間，使得整個(gè)設(shè)計(jì)周期大大加長(zhǎng)；由用戶自己將多個(gè)時(shí)序模式合并成較少的時(shí)序模式，最好是合并成一個(gè)時(shí)序模式，在這種方法中，一種解決辦法是:采用最大時(shí)鐘頻率的時(shí)序要求，但是這種解決方案在電路的邏輯域彼此有交互的情況下是有問題的；現(xiàn)有技術(shù)中的另一種方案，首先接收多個(gè)在不同時(shí)序下所要求的時(shí)序約束文件，并且生成合并的時(shí)序約束文件，這個(gè)時(shí)序約束文件合并時(shí)將多個(gè)時(shí)序約束完整地匯總為一個(gè)超級(jí)模式(super mode)，所有時(shí)序約束文件中的所有的時(shí)鐘波形都會(huì)保存在超級(jí)模式中，然后可以用于物理設(shè)計(jì)工具進(jìn)行多次的物理設(shè)計(jì)迭代，但是這種合并方式只考慮了時(shí)序約束，沒有考慮電路；另外，在合并過程中也沒有考慮時(shí)序冗余，后續(xù)將會(huì)詳細(xì)介紹對(duì)于某些集成電路設(shè)計(jì)，這種合并方法不能解決問題。

發(fā)明內(nèi)容
因此，需要一種集成電路的多個(gè)時(shí)序模式合并的方法和系統(tǒng)，使得設(shè)計(jì)人員能夠迅速合并多種時(shí)鐘模式，從而減少設(shè)計(jì)時(shí)間、提高設(shè)計(jì)效率。根據(jù)本發(fā)明的一個(gè)方面，提供了一種用于集成電路的多個(gè)時(shí)序模式合并的方法，包括:對(duì)電路中的邏輯器件根據(jù)驅(qū)動(dòng)該邏輯器件的時(shí)鐘創(chuàng)建邏輯組；對(duì)所述電路在多個(gè)給定的時(shí)序模式下進(jìn)行靜態(tài)時(shí)序分析；
根據(jù)靜態(tài)時(shí)序分析結(jié)果獲得多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系；以及將獲得的多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系進(jìn)行合并。根據(jù)本發(fā)明的另一個(gè)方面，提供了一種用于集成電路的多個(gè)時(shí)序模式合并的系統(tǒng)，包括:分組裝置，被配置為對(duì)電路中的邏輯器件根據(jù)驅(qū)動(dòng)該邏輯器件的時(shí)鐘創(chuàng)建邏輯組；靜態(tài)時(shí)序分析裝置，被配置為對(duì)所述電路在多個(gè)給定的時(shí)序模式下進(jìn)行靜態(tài)時(shí)序分析；關(guān)系獲得裝置，被配置為根據(jù)靜態(tài)時(shí)序分析結(jié)果獲得多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系；以及合并裝置，被配置為將獲得的多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系進(jìn)行合并。


通過對(duì)附圖中本發(fā)明示例實(shí)施例方式的更詳細(xì)描述，本發(fā)明的上述、以及其它目的、特征和優(yōu)勢(shì)將變得更加明顯，其中，相同的參考標(biāo)號(hào)通常代表本發(fā)明示例實(shí)施例方式中的相同部件。圖1示出了一個(gè)實(shí)際的集成電路設(shè)計(jì)例子；圖2示出了另外一個(gè)實(shí)際的集成電路設(shè)計(jì)的不同的時(shí)序模式；圖3示意性地示出了根據(jù)本發(fā)明的一種實(shí)施方式的用于集成電路的多個(gè)時(shí)序模式合并的方法的流程圖；圖4是一個(gè)常規(guī)電路示意圖；以及圖5示出了用于集成電路的多個(gè)時(shí)序模式合并的系統(tǒng)500的結(jié)構(gòu)框圖。
具體實(shí)施例方式將參照附圖更加詳細(xì)地描述本發(fā)明的優(yōu)選實(shí)施方式，在附圖中顯示了本發(fā)明的優(yōu)選實(shí)施例。然而，本發(fā)明可以以各種形式實(shí)現(xiàn)而不應(yīng)該理解為被這里闡述的實(shí)施例所限制。相反，提供這些實(shí)施例是為了使本發(fā)明更加透徹和完整，并且，完全將本發(fā)明的范圍傳達(dá)給本領(lǐng)域的技術(shù)人員。圖1示出了一個(gè)實(shí)際的集成電路設(shè)計(jì)例子，該電路包含兩個(gè)邏輯域(LogicDomain)Pl和P2以及兩個(gè)時(shí)序模式，如表I所示。每個(gè)邏輯域在不同的時(shí)序模式下的時(shí)序要求不同，其中例如數(shù)據(jù)20ns表示第一邏輯域Pl在第一時(shí)序模式下的時(shí)鐘周期為20納秒(ns)。其中DTA參數(shù)(延遲和時(shí)序調(diào)整Delay and Timing Adjust)主要用于計(jì)算時(shí)序檢查時(shí)的時(shí)序調(diào)整，例如計(jì)算源頭為寄存器時(shí)鐘輸出，信號(hào)末端為寄存器時(shí)鐘接收，信號(hào)源頭到達(dá)時(shí)間是AT1，信號(hào)末端到達(dá)時(shí)間是AT2，時(shí)序分析會(huì)作信號(hào)建立時(shí)間的檢查，可用公式標(biāo)不為:AT2 < (ATI+DTA參數(shù)-信號(hào)建立時(shí)間)表I中在第一時(shí)序模式下，邏輯域P2到邏輯域Pl的DTA參數(shù)為10ns。
圖2示出了另外一個(gè)實(shí)際的集成電路設(shè)計(jì)的不同的時(shí)序模式。該電路主要功能是高速數(shù)據(jù)的接收。在功能時(shí)序分析的時(shí)候，高速核給邏輯域B提供時(shí)鐘，片上鎖相環(huán)為邏輯域A提供時(shí)鐘，邏輯域A和邏輯域B之間有交互，但是因?yàn)闀r(shí)鐘來源不同，彼此間沒有時(shí)序檢查；但設(shè)計(jì)的集成電路常常要做ASST (AT Speed Structural Test)測(cè)試，ASST時(shí)序主要用來檢查芯片上會(huì)被測(cè)試機(jī)高速測(cè)試的路徑是否已經(jīng)完成了時(shí)序收斂，在作ASST時(shí)序分析的時(shí)候，邏輯A和邏輯域B的時(shí)鐘均由同一鎖相環(huán)提供，邏輯域A和邏輯域B之間的交互發(fā)生了時(shí)序檢查。圖2中的第一條路徑(即圓圈I指示的路徑)為ASST模式路徑，第二條路徑(即圓圈2指示的路徑)為功能模式路徑，正常情況下，這兩個(gè)模式路徑的時(shí)序要求應(yīng)該是相同的，但是，在該示例中，由于兩個(gè)模式路徑走了不同的路徑，他們的時(shí)序要求就不同了。表I 一個(gè)實(shí)際的集成電路設(shè)計(jì)的不同時(shí)序要求
權(quán)利要求
1.一種用于集成電路的多個(gè)時(shí)序模式合并的方法，包括: 對(duì)電路中的邏輯器件根據(jù)驅(qū)動(dòng)該邏輯器件的時(shí)鐘創(chuàng)建邏輯組； 對(duì)所述電路在多個(gè)給定的時(shí)序模式下進(jìn)行靜態(tài)時(shí)序分析； 根據(jù)靜態(tài)時(shí)序分析結(jié)果獲得多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系；以及 將獲得的多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系進(jìn)行合并。
2.根據(jù)權(quán)利要求1所述的方法，其中創(chuàng)建的邏輯組中，由同一時(shí)鐘驅(qū)動(dòng)的邏輯器件在一個(gè)邏輯組中。
3.根據(jù)權(quán)利要求2所述的方法，其中所述每個(gè)時(shí)序模式的邏輯組之間的關(guān)系包括:邏輯組之間是否存在交互、交互的方向、交互的參數(shù)以及邏輯組內(nèi)部交互的參數(shù)。
4.根據(jù)權(quán)利要求3所述的方法，其中邏輯組之間是否存在交互以及交互的方向是通過如下方式之一獲得的: 利用在靜態(tài)時(shí)序分析過程中將時(shí)鐘在電路中進(jìn)行傳播來得到邏輯組之間是否存在交互以及交互的方向； 利用對(duì)邏輯組內(nèi)各個(gè)邏輯器件進(jìn)行向前或向后追蹤來得到該邏輯組與其它邏輯組之間是否存在交互以及交互的方向； 利用遍歷電路中所有邏輯器件之間的連接關(guān)系來得到邏輯組之間是否存在交互以及交互的方向。
5.根據(jù)權(quán)利要求3或4所述的方法，其中所述邏輯組之間交互的參數(shù)是通過所述靜態(tài)時(shí)序分析結(jié)果中的包含時(shí)序信息的電路獲得的。
6.根據(jù)權(quán)利要求3-5之一所述的方法，其中所述邏輯組之間交互的參數(shù)包括延遲和時(shí)序調(diào)整參數(shù)DTA，所述邏輯組內(nèi)部交互的參數(shù)還包括時(shí)鐘最小脈沖寬度參數(shù)。
7.根據(jù)權(quán)利要求6所述的方法，其中所述將獲得的多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系進(jìn)行合并包括: 對(duì)于任意兩個(gè)邏輯組，根據(jù)在所述多個(gè)時(shí)序模式的每個(gè)時(shí)序模式中的所述兩個(gè)邏輯組之間的DTA參數(shù)獲得最小DTA參數(shù)； 對(duì)于邏輯組內(nèi)部，根據(jù)獲得的最小DTA參數(shù)對(duì)應(yīng)的時(shí)序模式中的時(shí)鐘最小脈沖寬度參數(shù)，獲得最大的時(shí)鐘最小脈沖寬度參數(shù)。
8.根據(jù)權(quán)利要求1所述的方法，其中還包括:將合并的結(jié)果生成時(shí)序約束文件。
9.一種用于集成電路的多個(gè)時(shí)序模式合并的系統(tǒng)，包括: 分組裝置，被配置為對(duì)電路中的邏輯器件根據(jù)驅(qū)動(dòng)該邏輯器件的時(shí)鐘創(chuàng)建邏輯組； 靜態(tài)時(shí)序分析裝置，被配置為對(duì)所述電路在多個(gè)給定的時(shí)序模式下進(jìn)行靜態(tài)時(shí)序分析； 關(guān)系獲得裝置，被配置為根據(jù)靜態(tài)時(shí)序分析結(jié)果獲得多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系；以及 合并裝置，被配置為將獲得的多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系進(jìn)行合并。
10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中所述分組裝置創(chuàng)建的邏輯組中，由同一時(shí)鐘驅(qū)動(dòng)的邏輯器件在一個(gè)邏輯組中。
11.根據(jù)權(quán)利要求10所述的系統(tǒng)，其中所述每個(gè)時(shí)序模式的邏輯組之間的關(guān)系包括:邏輯組之間是否存在交互、交互的方向、交互的參數(shù)以及邏輯組內(nèi)部交互的參數(shù)。
12.根據(jù)權(quán)利要求11所述的系統(tǒng)，其中邏輯組之間是否存在交互以及交互的方向是通過如下方式之一獲得的: 利用在靜態(tài)時(shí)序分析過程中將時(shí)鐘在電路中進(jìn)行傳播來得到邏輯組之間是否存在交互以及交互的方向； 利用對(duì)邏輯組內(nèi)各個(gè)邏輯器件進(jìn)行向前或向后追蹤來得到該邏輯組與其它邏輯組之間是否存在交互以及交互的方向； 利用遍歷電路中所有邏輯器件之間的連接關(guān)系來得到邏輯組之間是否存在交互以及交互的方向。
13.根據(jù)權(quán)利要求11或12所述的系統(tǒng)，其中所述邏輯組之間交互的參數(shù)是通過所述靜態(tài)時(shí)序分析結(jié)果中的包含時(shí)序信息的電路獲得的。
14.根據(jù)權(quán)利要求11-13之一所述的系統(tǒng)，其中所述邏輯組之間交互的參數(shù)包括延遲和時(shí)序調(diào)整參數(shù)DTA,所述邏輯組內(nèi)部交互的參數(shù)還包括時(shí)鐘最小脈沖寬度參數(shù)。
15.根據(jù)權(quán)利要求14所述的系統(tǒng)，其中所述合并裝置進(jìn)一步被配置為: 對(duì)于任意兩個(gè)邏輯組，根據(jù)在所述多個(gè)時(shí)序模式的每個(gè)時(shí)序模式中的所述兩個(gè)邏輯組之間的DTA參數(shù)獲得最小DTA參數(shù)； 對(duì)于邏輯組內(nèi)部，根據(jù)獲得的最小DTA參數(shù)對(duì)應(yīng)的時(shí)序模式中的時(shí)鐘最小脈沖寬度參數(shù)，獲得最大的時(shí)鐘最小脈沖寬度參數(shù)。
16.根據(jù)權(quán)利要求9所述的裝置，其中還包括生成裝置，被配置為將合并的結(jié)果生成時(shí)序約束文件。
全文摘要
本發(fā)明公開了一種用于集成電路的多個(gè)時(shí)序模式合并的方法和系統(tǒng)，方法包括對(duì)電路中的邏輯器件根據(jù)驅(qū)動(dòng)該邏輯器件的時(shí)鐘創(chuàng)建邏輯組；對(duì)所述電路在多個(gè)給定的時(shí)序模式下進(jìn)行靜態(tài)時(shí)序分析；根據(jù)靜態(tài)時(shí)序分析結(jié)果獲得多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系；以及將獲得的多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系進(jìn)行合并。該方法和系統(tǒng)使得設(shè)計(jì)人員能夠迅速合并多個(gè)時(shí)序模式，從而減少設(shè)計(jì)時(shí)間、提高設(shè)計(jì)效率。
文檔編號(hào)G06F17/50GK103177145SQ20111045674
公開日2013年6月26日 申請(qǐng)日期2011年12月20日 優(yōu)先權(quán)日2011年12月20日
發(fā)明者牛佳, 戴紅衛(wèi), 程鐵鵬, 李恭瓊, 李俠, 周凡 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司