專利名稱：一種物理層芯片的驗(yàn)證板的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及計(jì)算機(jī)領(lǐng)域，具體涉及一種物理層芯片的驗(yàn)證板。
背景技術(shù)：
隨著計(jì)算機(jī)技術(shù)的飛速發(fā)展，為了滿足經(jīng)濟(jì)社會(huì)發(fā)展的需要，高性能、高可靠的計(jì)算機(jī)系統(tǒng)成為制約社會(huì)發(fā)展關(guān)鍵領(lǐng)域的瓶頸之一。龐大的數(shù)據(jù)計(jì)算和數(shù)據(jù)分析，復(fù)雜的圖形分析和科學(xué)預(yù)算等信息領(lǐng)域?qū)τ?jì)算機(jī)系統(tǒng)的性能要求極高。因此需要構(gòu)建龐大的多路高端計(jì)算機(jī)系統(tǒng)，以便更好適應(yīng)當(dāng)今各領(lǐng)域的應(yīng)用需求。高端服務(wù)器系統(tǒng)研制需要研發(fā)多款系統(tǒng)關(guān)鍵芯片組，其中物理層芯片邏輯設(shè)計(jì)復(fù)雜，信號(hào)傳輸質(zhì)量要求極高，為減少項(xiàng)目風(fēng)險(xiǎn)，設(shè)計(jì)物理層芯片驗(yàn)證板，從邏輯設(shè)計(jì)、信號(hào)質(zhì)量、協(xié)議規(guī)范等多方面驗(yàn)證物理層芯片設(shè)計(jì)正確性，從而保證整個(gè)高端服務(wù)器系統(tǒng)研制的順利進(jìn)展。

實(shí)用新型內(nèi)容本實(shí)用新型要解決的技術(shù)問題是如何采用FPGA實(shí)現(xiàn)高端服務(wù)器產(chǎn)品研制階段傳輸鏈路物理層芯片的驗(yàn)證。為了解決上述問題，本實(shí)用新型提供了一種物理層芯片的驗(yàn)證板，包括第一、第二現(xiàn)場可編程門陣列FPGA芯片，用于存放待驗(yàn)證芯片的配置位流文件的第一、第二只讀存儲(chǔ)器，用于控制上電時(shí)序的第一、第二復(fù)雜可編程邏輯器件CPLD ；用于提供待驗(yàn)證芯片邏輯的差分參考時(shí)鐘的第一時(shí)鐘芯片，與所述第一、第二 FPGA芯片相連；用于提供待驗(yàn)證芯片鏈路層接口的參考時(shí)鐘的第二時(shí)鐘芯片，與所述第一、第二 FPGA芯片相連；所述第一 /第二 CPLD通過所述第一 /第二只讀存儲(chǔ)器與所述第一 /第二 FPGA芯片相連。進(jìn)一步地，所述第一 /第二 CPLD與所述第一 /第二只讀存儲(chǔ)器之間、所述第一 / 第二只讀存儲(chǔ)器與所述第一 /第二 FPGA芯片之間通過聯(lián)合測(cè)試行為組織JTAG總線相連。進(jìn)一步地，所述第一時(shí)鐘芯片包括兩個(gè)用于提供本地參考時(shí)鐘的本地第一時(shí)鐘芯片，兩個(gè)用于提供系統(tǒng)參考時(shí)鐘的系統(tǒng)第一時(shí)鐘芯片；所述第一、第二 FPGA芯片各連接一個(gè)本地第一時(shí)鐘芯片，一個(gè)系統(tǒng)第一時(shí)鐘芯片。進(jìn)一步地，所述第二時(shí)鐘芯片包括一個(gè)25MHz的第二時(shí)鐘芯片和一個(gè)15MHz的第二時(shí)鐘芯片；所述第一、第二 FPGA芯片均分別與所述25MHz的第二時(shí)鐘芯片和所述15MHz的第二時(shí)鐘芯片相連。進(jìn)一步地，用于對(duì)FPGA芯片進(jìn)行邏輯插入掃描鏈內(nèi)部自測(cè)試的第一、第二 JTAG接口，所述第一 /第二 JTAG接口與所述第一 /第二 FPGA芯片相連。[0015]進(jìn)一步地，所述第一 /第二 JTAG接口還與所述第一 /第二 CPLD相連。進(jìn)一步地，所述第一 /第二 JTAG接口通過JTAG總線與所述第一 /第二 FPGA芯片、 及所述第一 /第二 CPLD相連。進(jìn)一步地，所述的驗(yàn)證板還包括測(cè)試端子，與所述第一、第二 FPGA芯片的測(cè)試引腳相連。進(jìn)一步地，所述的驗(yàn)證板還包括用于對(duì)FPGA芯片的邏輯寄存器進(jìn)行讀寫訪問的串口，與所述第一、第二 FPGA芯片相連。進(jìn)一步地，所述的驗(yàn)證板還包括復(fù)位按鈕，與所述第一、第二 FPGA芯片的復(fù)位引腳相連。本實(shí)用新型采用兩片大容量高端FPGA芯片，每片F(xiàn)PGA芯片實(shí)現(xiàn)兩個(gè)物理層芯片的功能，一共實(shí)現(xiàn)四個(gè)物理層芯片功能，采用模塊化設(shè)計(jì)方法，以提高系統(tǒng)設(shè)計(jì)的可復(fù)用性。本實(shí)用新型的優(yōu)化方案增強(qiáng)了抗干擾能力，又保證了信號(hào)的完整性。本實(shí)用新型的其它優(yōu)化方案設(shè)計(jì)豐富的測(cè)試引腳，復(fù)位按鈕，從而保證了驗(yàn)證工作具有極高的可操作性。

圖1是實(shí)施例一的物理層芯片的驗(yàn)證板的示意圖。
具體實(shí)施方式
下面將結(jié)合附圖及實(shí)施例對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行更詳細(xì)的說明。需要說明的是，如果不沖突，本實(shí)用新型實(shí)施例以及實(shí)施例中的各個(gè)特征可以相互結(jié)合，均在本實(shí)用新型的保護(hù)范圍之內(nèi)。實(shí)施例一，一種物理層芯片的驗(yàn)證板，如圖1所示，包括第一、第二FPGA (Field-Programmable Gate Array，現(xiàn)場可編程門陣列)芯片，用于存放待驗(yàn)證芯片的配置位流文件的第一、第二只讀存儲(chǔ)器，用于控制上電時(shí)序的第一、第二 CPLD (Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)；用于提供待驗(yàn)證芯片邏輯的差分參考時(shí)鐘的第一時(shí)鐘芯片，與所述第一、第二 FPGA芯片相連；用于提供待驗(yàn)證芯片鏈路層接口的參考時(shí)鐘的第二時(shí)鐘芯片，與所述第一、第二 FPGA芯片相連；所述第一 /第二 CPLD通過所述第一 /第二只讀存儲(chǔ)器與所述第一 /第二 FPGA芯片相連。本實(shí)施例中，所述第一 /第二 CPLD與所述第一 /第二只讀存儲(chǔ)器之間、所述第一 /第二只讀存儲(chǔ)器與所述第一 /第二 FPGA芯片之間可以但不限于通過JTAG (Joint Test Action Group，聯(lián)合測(cè)試行為組織)總線相連。本實(shí)施例中，所述第一時(shí)鐘芯片包括兩個(gè)用于提供本地參考時(shí)鐘的本地第一時(shí)鐘芯片，兩個(gè)用于提供系統(tǒng)參考時(shí)鐘的系統(tǒng)第一時(shí)鐘芯片；所述第一、第二 FPGA芯片各連接一個(gè)本地第一時(shí)鐘芯片，一個(gè)系統(tǒng)第一時(shí)鐘芯片。[0035]本實(shí)施例中，所述第二時(shí)鐘芯片包括一個(gè)25MHz的第二時(shí)鐘芯片和一個(gè)15MHz的第二時(shí)鐘芯片；所述第一、第二 FPGA芯片均分別與所述25MHz的第二時(shí)鐘芯片和所述15MHz的第二時(shí)鐘芯片相連。本實(shí)施例中的驗(yàn)證板還可以包括用于對(duì)FPGA芯片進(jìn)行邏輯插入掃描鏈內(nèi)部自測(cè)試的第一、第二 JTAG接口，所述第一 /第二 JTAG接口與所述第一 /第二 FPGA芯片相連。本實(shí)施例中，所述第一 /第二 JTAG接口還可以與所述第一 /第二 CPLD相連；所述第一 /第二 JTAG接口可以但不限于通過JTAG總線與所述第一 /第二 FPGA芯片、及所述第一 /第二 CPLD相連。物理層信號(hào)單通道傳輸速率為4. 8GT/s，這樣的高頻信號(hào)容易受到外界的干擾，本實(shí)施例中，所述驗(yàn)證板為16層PCB板，高速信號(hào)全部分布在內(nèi)層并且走10度蛇形線，獨(dú)立的電源層和地層，并且把信號(hào)層隔離開，既增強(qiáng)了抗干擾能力，又保證了信號(hào)的完整性。物理層芯片邏輯設(shè)計(jì)復(fù)雜，外部模擬電路實(shí)現(xiàn)技術(shù)難度大，為保證芯片功能，提高驗(yàn)證板調(diào)試的復(fù)雜度，板上設(shè)計(jì)豐富的測(cè)試接口，本實(shí)施例中的驗(yàn)證板還可以包括測(cè)試端子，與所述第一、第二 FPGA芯片的測(cè)試引腳相連。各個(gè)測(cè)試端子連接到FPGA芯片的哪個(gè)引腳，是由FPGA內(nèi)部邏輯設(shè)計(jì)定義和FPGA 引腳分配決定的，測(cè)試引腳分配到FPGA的哪個(gè)引腳，測(cè)試端子就跟哪個(gè)引腳相連。本實(shí)施例中，供接觸測(cè)試的測(cè)試引腳可達(dá)200個(gè)。本實(shí)施例中的驗(yàn)證板還可以包括用于對(duì)FPGA芯片的邏輯寄存器進(jìn)行讀寫訪問的串口，與所述第一、第二 FPGA芯片相連。本實(shí)施例中，所述串口可以但不限于為RS232串口接頭。系統(tǒng)邏輯設(shè)計(jì)的要求，設(shè)計(jì)中采用多種復(fù)位控制機(jī)制，保證復(fù)雜的復(fù)位邏輯。本實(shí)施例中的驗(yàn)證板還可以包括復(fù)位按鈕，與所述第一、第二 FPGA芯片的復(fù)位引腳相連。所述復(fù)位按鈕可以但不限于包括以下任一種或任幾種冷復(fù)位ColdRST按鈕、硬復(fù)位HardRST按鈕、調(diào)試復(fù)位DebugRST按鈕、默認(rèn)復(fù)位 DefaultRST按鈕、軟復(fù)位SoftRST按鈕等多個(gè)復(fù)位按鈕。各個(gè)復(fù)位按鈕連接到FPGA芯片的哪個(gè)引腳，是由FPGA內(nèi)部邏輯設(shè)計(jì)定義和FPGA 引腳分配決定的，復(fù)位引腳分配到FPGA的哪個(gè)引腳，相應(yīng)的復(fù)位按鈕就跟哪個(gè)引腳相連。本實(shí)施例中的驗(yàn)證板還可以包括與所述第一、第二 FPGA芯片相連的互連接插件等。當(dāng)然，本實(shí)用新型還可有其他多種實(shí)施例，在不背離本實(shí)用新型精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本實(shí)用新型作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本實(shí)用新型的權(quán)利要求的保護(hù)范圍。
權(quán)利要求1.一種物理層芯片的驗(yàn)證板，其特征在于，包括第一、第二現(xiàn)場可編程門陣列FPGA芯片，用于存放待驗(yàn)證芯片的配置位流文件的第一、第二只讀存儲(chǔ)器，用于控制上電時(shí)序的第一、第二復(fù)雜可編程邏輯器件CPLD ；用于提供待驗(yàn)證芯片邏輯的差分參考時(shí)鐘的第一時(shí)鐘芯片，與所述第一、第二 FPGA芯片相連；用于提供待驗(yàn)證芯片鏈路層接口的參考時(shí)鐘的第二時(shí)鐘芯片，與所述第一、第二 FPGA 芯片相連；所述第一 /第二 CPLD通過所述第一 /第二只讀存儲(chǔ)器與所述第一 /第二 FPGA芯片相連。
2.如權(quán)利要求1所述的驗(yàn)證板，其特征在于所述第一 /第二 CPLD與所述第一 /第二只讀存儲(chǔ)器之間、所述第一 /第二只讀存儲(chǔ)器與所述第一 /第二 FPGA芯片之間通過聯(lián)合測(cè)試行為組織JTAG總線相連。
3.如權(quán)利要求1所述的驗(yàn)證板，其特征在于所述第一時(shí)鐘芯片包括兩個(gè)用于提供本地參考時(shí)鐘的本地第一時(shí)鐘芯片，兩個(gè)用于提供系統(tǒng)參考時(shí)鐘的系統(tǒng)第一時(shí)鐘芯片；所述第一、第二 FPGA芯片各連接一個(gè)本地第一時(shí)鐘芯片，一個(gè)系統(tǒng)第一時(shí)鐘芯片。
4.如權(quán)利要求1所述的驗(yàn)證板，其特征在于所述第二時(shí)鐘芯片包括一個(gè)25MHz的第二時(shí)鐘芯片和一個(gè)15MHz的第二時(shí)鐘芯片； 所述第一、第二 FPGA芯片均分別與所述25MHz的第二時(shí)鐘芯片和所述15MHz的第二時(shí)鐘芯片相連。
5.如權(quán)利要求1所述的驗(yàn)證板，其特征在于用于對(duì)FPGA芯片進(jìn)行邏輯插入掃描鏈內(nèi)部自測(cè)試的第一、第二 JTAG接口，所述第一 / 第二 JTAG接口與所述第一 /第二 FPGA芯片相連。
6.如權(quán)利要求5所述的驗(yàn)證板，其特征在于所述第一 /第二 JTAG接口還與所述第一 /第二 CPLD相連。
7.如權(quán)利要求6所述的驗(yàn)證板，其特征在于所述第一 /第二 JTAG接口通過JTAG總線與所述第一 /第二 FPGA芯片、及所述第一 / 第二 CPLD相連。
8.如權(quán)利要求1所述的驗(yàn)證板，其特征在于，還包括 測(cè)試端子，與所述第一、第二 FPGA芯片的測(cè)試引腳相連。
9.如權(quán)利要求1所述的驗(yàn)證板，其特征在于，還包括用于對(duì)FPGA芯片的邏輯寄存器進(jìn)行讀寫訪問的串口，與所述第一、第二 FPGA芯片相連。
10.如權(quán)利要求1所述的驗(yàn)證板，其特征在于，還包括 復(fù)位按鈕，與所述第一、第二 FPGA芯片的復(fù)位引腳相連。
專利摘要一種物理層芯片的驗(yàn)證板，包括第一、第二現(xiàn)場可編程門陣列FPGA芯片，用于存放待驗(yàn)證芯片的配置位流文件的第一、第二只讀存儲(chǔ)器，用于控制上電時(shí)序的第一、第二復(fù)雜可編程邏輯器件CPLD；用于提供待驗(yàn)證芯片邏輯的差分參考時(shí)鐘的第一時(shí)鐘芯片，與所述第一、第二FPGA芯片相連；用于提供待驗(yàn)證芯片鏈路層接口的參考時(shí)鐘的第二時(shí)鐘芯片，與所述第一、第二FPGA芯片相連；所述第一/第二CPLD通過所述第一/第二只讀存儲(chǔ)器與所述第一/第二FPGA芯片相連。本實(shí)用新型能采用FPGA實(shí)現(xiàn)高端服務(wù)器產(chǎn)品研制階段傳輸鏈路物理層芯片的驗(yàn)證。
文檔編號(hào)G06F11/267GK202049479SQ20112006339
公開日2011年11月23日 申請(qǐng)日期2011年3月11日 優(yōu)先權(quán)日2011年3月11日
發(fā)明者李仁剛 申請(qǐng)人:浪潮(北京)電子信息產(chǎn)業(yè)有限公司