專利名稱：一種多顆龍芯3號系列cpu互聯(lián)的裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及CPU互聯(lián)技術(shù)，具體提供了一種實現(xiàn)多顆龍芯3號系列CPU互聯(lián)的裝置。
背景技術(shù)：
龍芯3 號系列 CPU 和 AMD X86 CPU—樣都具有 HT bus (Hyper Transport)，但區(qū)別是AMD目前主流的G34架構(gòu)的CPU有4個16位的HT bus,而龍芯CPU只有2個16位的HT bus。AMD CPU實現(xiàn)兩路和四路CPU互聯(lián)架構(gòu)如圖1所示。目前龍芯3號CPU已知的互聯(lián)方案只有兩路和四路互聯(lián)架構(gòu)，更多龍芯CPU互聯(lián)的架構(gòu)方案沒有。圖2描述了龍芯3號CPU目前已有的兩路和四路互聯(lián)架構(gòu)方案。對于圖1和圖2可以看出龍芯3號CPU互聯(lián)方案的不足龍芯3號CPU為了實現(xiàn)四路龍芯CPU的互聯(lián)，采取了把1個16位HT bus拆分成2 個8位的HT bus的方法來實現(xiàn)，對比AMD四路CPU互聯(lián)的方案可以看出有兩方面的不足； 一個是每個HT bus位寬是AMD的1/2 ；另一個不足是各CPU互聯(lián)之間少一個HT bus。另一方面，目前多顆龍芯3號CPU互聯(lián)方案最多解決了 4個CPU之間的互聯(lián)，即圖2所示，更多 CPU之間的互聯(lián)方案目前還沒有。

實用新型內(nèi)容為解決四路龍芯CPU互聯(lián)，HT bus由16位變?yōu)?位，信號帶寬變?yōu)?/2 ；以及目前 4個CPU的互聯(lián)，本實用新型設(shè)計采用FPGA (Field Programmable Gate Array，即現(xiàn)場可編程門陣列)芯片互聯(lián)各個龍芯CPU。一種多顆龍芯3號系列CPU互聯(lián)的裝置，該裝置包括DDR2內(nèi)存，龍芯CPU，北橋芯片，F(xiàn)PGA芯片；所述龍芯CPU通過內(nèi)部內(nèi)存控制器與DDR2內(nèi)存相連接，通過16位HT總線與FPGA 芯片相連接；所述北橋芯片與一個龍芯CPU相連接或者直接與FPGA芯片相連接。優(yōu)選的，所述裝置可以同時連接1-16個龍芯CPU。優(yōu)選的，所述龍芯CPU與所述DDR2內(nèi)存可以組成一個龍芯CPU子卡。優(yōu)選的，該裝置可以設(shè)置插槽連接龍芯子卡。本實用新型可以靈活的選擇CPU的個數(shù)，在性能要求較低的情況下可以插入較少的CPU子卡，而在要求性能較高的情況下，插入較多的CPU子卡，節(jié)省電能成本。節(jié)約了設(shè)計成本和時間，設(shè)計較為簡單。

圖1是AMD G34架構(gòu)CPU的互聯(lián)架構(gòu)圖2是目前龍芯3號CPU已有的互聯(lián)方案[0016]圖3是本實用新型多顆龍芯CPU互聯(lián)方案1圖4是本實用新型多顆龍芯CPU互聯(lián)方案2圖5是本實用新型改進(jìn)架構(gòu)圖6是龍芯CPU子卡
具體實施方式
本實用新型設(shè)計采用FPGA (Field Programmable Gate Array，即現(xiàn)場可編程門陣列)芯片互聯(lián)各個龍芯CPU，如圖3和圖4所示。FPGA具有非常靈活的在線編程特點，能反復(fù)的修改代碼，能模擬出目前常見的IO接口，包括HT bus接口。每個龍芯CPU通過16位的HT bus和FPGA互聯(lián)，解決了其他方案中CPU的帶寬只能是8位的問題。而且根據(jù)使用FPGA規(guī)模的大小決定龍芯CPU互聯(lián)的個數(shù)，目前一般中等規(guī)模大小的FPGA能連接8個以上的龍芯CPU。FPGA的功能類似于一個具有多個HT bus接口的交換芯片，用來接收、發(fā)送和交換各個龍芯CPU的信息。龍芯3號CPU內(nèi)存通過自帶的內(nèi)存控制器與DDR2內(nèi)存連接，圖3和圖4是兩種不同的解決方案，一種是把chipsets連接在龍芯CPUO上，另一種方案是把chipsets也和龍芯CPU —樣連接在FPGA上。兩種方案的不同是方案2比方案1被chipsets多占了一個HT bus 接口。本實用新型在基于圖3和圖4的基礎(chǔ)上又進(jìn)一步設(shè)計了能靈活配置CPU個數(shù)的一種方法，而且能夠節(jié)省成本。此設(shè)計的架構(gòu)如圖5所示，把原先與FPGA直接相連的CPU換成一個槽(slot)，而把CPU單獨設(shè)計成一個子卡，如圖6所示。
權(quán)利要求1.一種多顆龍芯3號系列CPU互聯(lián)的裝置，其特征在于該裝置包括DDR2內(nèi)存，龍芯 CPU，北橋芯片，F(xiàn)PGA芯片；所述龍芯CPU通過內(nèi)部內(nèi)存控制器與DDR2內(nèi)存相連接，通過16位HT總線與FPGA芯片相連接；所述北橋芯片與一個龍芯CPU相連接或者直接與FPGA芯片相連接。
2.如權(quán)利要求1所述的裝置，其特征在于所述裝置可以同時連接1-16個龍芯CPU。
3.如權(quán)利要求1所述的裝置，其特征在于所述龍芯CPU與所述DDR2內(nèi)存可以組成一個龍芯CPU子卡。
4.如權(quán)利要求1所述的裝置，其特征在于該裝置可以設(shè)置插槽連接龍芯子卡。
專利摘要本實用新型提供了一種多顆龍芯3號系列CPU互聯(lián)的裝置，該裝置包括DDR2內(nèi)存，龍芯CPU，北橋芯片，F(xiàn)PGA芯片；所述龍芯CPU通過內(nèi)部內(nèi)存控制器與DDR2內(nèi)存相連接，通過16位HT總線與FPGA芯片相連接；所述北橋芯片與一個龍芯CPU相連接或者直接與FPGA芯片相連接。本實用新型可以靈活的選擇CPU的個數(shù)，在性能要求較低的情況下可以插入較少的CPU子卡，而在要求性能較高的情況下，插入較多的CPU子卡，節(jié)省電能成本。節(jié)約了設(shè)計成本和時間，設(shè)計較為簡單。
文檔編號G06F1/16GK202093427SQ20112015613
公開日2011年12月28日 申請日期2011年5月16日 優(yōu)先權(quán)日2011年5月16日
發(fā)明者劉新春, 尹寧寧, 李豐旺, 李永成, 楊曉君, 邵宗有, 鄭臣明 申請人:曙光信息產(chǎn)業(yè)股份有限公司