專利名稱：現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及通訊領(lǐng)域，特別涉及一種現(xiàn)場(chǎng)可編程門陣列(FPGA)的動(dòng)態(tài)加載系統(tǒng)。
背景技術(shù)：
現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array, FPGA)具有編程靈活性和硬件高速性，因此，在通訊領(lǐng)域得到廣泛的應(yīng)用。FPGA器件有很多加載模式，例如JTAG模式(Joint Test Action Group Mode，邊界掃描技術(shù))，PS模式(Passive Serial mode，被動(dòng)串行模式)，AS模式(Active Serial mode，主動(dòng)串行模式)，套接字內(nèi)編程模式(In-Socket Programming mode)等等。上述模式中，AS模式是采用外部FLASH對(duì)FPGA進(jìn)行串行加載。 PS模式是采用外部器件進(jìn)行對(duì)FPGA的串行加載。JTAG、AS、PS是目前采用的比較多的加載模式。通過比較、分析，篩選出如下與本實(shí)用新型相關(guān)度較高的專利信息，信息如下列出中國申請(qǐng)的專利《一種大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件的代碼加載系統(tǒng)》，其申請(qǐng)?zhí)柺?201020651376. 6，公開號(hào)是 201886458U。該技術(shù)方案中，系統(tǒng)主要由 DSP、CPLD、FPGA、FLASH 芯片組成，該技術(shù)方案的加載過程=CPLD芯片的邏輯中做好了 DSP總線與FPGA編程加載接口的鏈接，DSP的寫信號(hào)用于觸發(fā)FPGA加載的時(shí)鐘及編程線。DSP從FLASH芯片中讀取 FPGA代碼，再將并行的代碼通過位操作方式寫到CPLD中轉(zhuǎn)，最后到達(dá)FPGA的編程接口，實(shí)現(xiàn)代碼的加載?，F(xiàn)有技術(shù)方案的缺點(diǎn)如下一、現(xiàn)有方案中，整個(gè)系統(tǒng)在線加載過程中，DSP始終對(duì)整個(gè)加載過程進(jìn)行干預(yù)， 這樣在一些無DSP的場(chǎng)合下，該方案將無法加載FPGA。二、現(xiàn)有方案中，系統(tǒng)成本過高，當(dāng)對(duì)其他一些技術(shù)方案進(jìn)行改造時(shí)，需加入DSP 部分，使得移植難度變大，成本高。三、現(xiàn)有方案中，如遇到FLASH芯片操作不當(dāng)損壞，無法加載FPGA時(shí)，無應(yīng)急方案， 此時(shí)將無法加載FPGA進(jìn)行工作，這在一些場(chǎng)合中會(huì)造成重大損失。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問題是提供一種現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)， 其可在不同的加載環(huán)境中對(duì)存儲(chǔ)器內(nèi)容進(jìn)行更新，從而適應(yīng)不同的系統(tǒng)要求。為解決所述技術(shù)問題，本實(shí)用新型提供了一種現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)，其特征在于，其包括上位機(jī)、PCI接口、CPLD、存儲(chǔ)器，上位機(jī)通過PCI接口與一個(gè)FPGA 連接，F(xiàn)PGA與CPLD連接，CPLD與存儲(chǔ)器連接。本實(shí)用新型的積極進(jìn)步效果在于一、在一些無CPU干預(yù)的環(huán)境下，可以進(jìn)行FPGA的動(dòng)態(tài)加載。同時(shí)，本實(shí)用新型可做成模塊，加入到已有的系統(tǒng)中，可移植性高。在對(duì)FPGA內(nèi)部邏輯修改后，如FPGA中邏輯可加入多種接口邏輯，可以從不同設(shè)備中獲取FPGA加載文件的更新升級(jí)版本，即可在不同的加載環(huán)境中對(duì)FLASH內(nèi)容進(jìn)行更新，從而適應(yīng)不同的系統(tǒng)要求。二、本實(shí)用新型的成本低、靈活度高。如CPLD價(jià)格比擴(kuò)容FPGA更便宜，F(xiàn)LASH ROM 等存儲(chǔ)器可根據(jù)加載文件大小選擇合適的容量。FPGA加載只需CPLD邏輯控制無需CPU干預(yù)，加載靈活且成本低。各部分關(guān)聯(lián)度不強(qiáng)，各部件升級(jí)時(shí)可單獨(dú)升級(jí)，靈活度高。三、本實(shí)用新型加入備用配置方案，電路上加入了可控開關(guān)可調(diào)節(jié)FPGA的加載方式，意外情況無法進(jìn)行動(dòng)態(tài)加載時(shí)，調(diào)節(jié)開關(guān)調(diào)整FPGA加載方式，F(xiàn)PGA即可通過備用配置方案再次啟動(dòng)。

圖1為本實(shí)用新型一實(shí)施例的結(jié)構(gòu)示意圖。
具體實(shí)施方式
下面舉個(gè)較佳實(shí)施例，并結(jié)合附圖來更清楚完整地說明本實(shí)用新型。如圖1所示，本實(shí)用新型現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)包括上位機(jī)、PCI接口、CPLD (Complex Programmable Logic Device，復(fù)雜可編程器件)、存儲(chǔ)器，上位機(jī)通過 PCI接口與一個(gè)FPGA連接，F(xiàn)PGA與CPLD連接，CPLD與存儲(chǔ)器連接。上位機(jī)是可以運(yùn)行軟件的處理器DSP或ARM或PowerPC或單片機(jī)或通用PC處理器或可編程邏輯器件的處理器。 PCI接口包括PCI、PCIE，但不限于以上二種，可以是其他上位機(jī)與FPGA之間的通訊接口。 存儲(chǔ)器可以是Nand FLASH或Nor FLASH或EEPROM或其它非易失性存儲(chǔ)器件。上位機(jī)軟件的功能如下一、接受FPGA的控制信號(hào)，通過PCI將正確的加載文件傳輸?shù)紽PGA中。二、根據(jù)接受到的FPGA控制信號(hào)，將FPGA中傳輸過來的FLASH中的文件進(jìn)行校驗(yàn)。三、校驗(yàn)成功則加載文件傳輸完成。如果校驗(yàn)不成功，則再次重復(fù)上述過程。如多次寫入未成功，則報(bào)警提醒用戶進(jìn)行操作。FPGA里的邏輯功能包括一、PCI邏輯(或PCIE邏輯或其它通訊接口邏輯)，負(fù)責(zé)與上位機(jī)進(jìn)行PCI的數(shù)據(jù)傳輸?shù)葏f(xié)議。二、對(duì)上位機(jī)軟件進(jìn)行控制的邏輯，負(fù)責(zé)接受軟件發(fā)送過來的數(shù)據(jù)與發(fā)送FLASH里的數(shù)據(jù)到上位機(jī)軟件中。三、 控制CPLD的邏輯。負(fù)責(zé)控制CPLD對(duì)FLASH進(jìn)行讀寫操作。CPLD里的邏輯功能包括一、 讀寫FLASH邏輯。根據(jù)控制信號(hào)將數(shù)據(jù)寫入FLASH中或者從FLASH中讀取數(shù)據(jù)傳輸?shù)紽PGA 中。二、FPGA加載邏輯，負(fù)責(zé)啟動(dòng)時(shí)，從FLASH中讀取數(shù)據(jù)對(duì)FPGA進(jìn)行加載操作。FLASH 負(fù)責(zé)存儲(chǔ)數(shù)據(jù)，根據(jù)加載文件的大小挑選合適的容量。在線升級(jí)邏輯的方法有如下步驟A、上位機(jī)軟件讀取加載文件，然后通過PCI接口傳輸?shù)紽PGA中。B、隨后，F(xiàn)PGA里的寫FLASH邏輯控制CPLD，將收到的加載文件寫入FLASH 中。C、寫入完畢后，F(xiàn)PGA中的讀FLASH邏輯將控制CPLD將FLASH里的內(nèi)容讀取出來，并通過PCI接口傳輸?shù)缴衔粰C(jī)中。D、上位機(jī)從FLASH ROM中讀取的數(shù)據(jù)與加載文件數(shù)據(jù)進(jìn)行校驗(yàn)。E、校驗(yàn)成功，則表明加載文件成功寫入FLASH里。如校驗(yàn)不成功，則再次進(jìn)行上述過程。如果多次校驗(yàn)不成功，將產(chǎn)生報(bào)警信號(hào)，提醒用戶進(jìn)行后續(xù)操作。F、校驗(yàn)成功后，進(jìn)行熱啟動(dòng)復(fù)位。此時(shí)，CPLD里的加載邏輯將讀取FLASH中的加載文件，并通過CPLD中的加載邏輯，對(duì)FPGA進(jìn)行動(dòng)態(tài)加載。G、意外情況導(dǎo)致FPGA無法動(dòng)態(tài)加載后，可通過系統(tǒng)自動(dòng)切換到備用配置方案進(jìn)行FPGA的再加載。其中，意外情況包括在更新升級(jí)加載文件時(shí)掉電、加載多次失敗等情況，導(dǎo)致FLASH內(nèi)容損壞，無法自動(dòng)加載。此時(shí)，多次加載不成功后，CPLD中邏輯將主動(dòng)切換到備用配置，通過控制開關(guān)狀態(tài)，調(diào)整FPGA的加載模式，啟用備用芯片進(jìn)行FPGA的啟動(dòng)加載(備用芯片中存有FPGA加載文件)。加載成功后，CPLD將切換回動(dòng)態(tài)加載模式。 雖然以上描述了本實(shí)用新型的具體實(shí)施方式
，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解， 這些僅是舉例說明，在不背離本實(shí)用新型的原理和實(shí)質(zhì)的前提下，可以對(duì)這些實(shí)施方式做出多種變更或修改。因此，本實(shí)用新型的保護(hù)范圍由所附權(quán)利要求書限定。
權(quán)利要求1. 一種現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)，其特征在于，其包括上位機(jī)、PCI接口、 CPLD、存儲(chǔ)器，上位機(jī)通過PCI接口與一個(gè)FPGA連接，F(xiàn)PGA與CPLD連接，CPLD與存儲(chǔ)器連接。
專利摘要本實(shí)用新型公開了一種現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)，其包括上位機(jī)、PCI接口、CPLD、存儲(chǔ)器，上位機(jī)通過PCI接口與一個(gè)FPGA連接，F(xiàn)PGA與CPLD連接，CPLD與存儲(chǔ)器連接。本實(shí)用新型可在不同的加載環(huán)境中對(duì)存儲(chǔ)器內(nèi)容進(jìn)行更新，從而適應(yīng)不同的系統(tǒng)要求。
文檔編號(hào)G06F9/445GK202331426SQ20112040620
公開日2012年7月11日 申請(qǐng)日期2011年10月21日 優(yōu)先權(quán)日2011年10月21日
發(fā)明者尹龍 申請(qǐng)人:上海灣流儀器技術(shù)有限公司