專利名稱：一種高速總線時序錯誤產(chǎn)生裝置的制作方法
技術領域：
本實用新型屬于總線錯誤注入測試技術，具體涉及ー種高速總線時序錯誤產(chǎn)生裝
置。
背景技術：
隨著通信速率的提高，對于產(chǎn)品的測試要求隨之改變，尤其在隨機干擾濾除和時序錯誤糾正方面，有些干擾在低速總線通信時不會產(chǎn)生誤碼，而對于高速總線信號來說卻會帶來顛覆性錯誤，如果不及時識別、糾正和處理，將直接導致大量數(shù)據(jù)包丟失或系統(tǒng)癱瘓，因此必須對高速彈用總線設備的抗干擾及時序錯誤糾正性能進行嚴格測試，由于目前總線測試裝置只側重對傳統(tǒng)低速總線錯誤信號的模擬，對于高速總線信號特有的錯誤時序無法模擬，因此，需要開發(fā)ー種高速總線時序錯誤產(chǎn)生裝置，針對高速總線信號特有的錯誤時序進行模擬，驗證高速彈用總線設備的錯誤處理能力。
發(fā)明內容本實用新型的目的是測試高速總線通訊極限情況下的時序錯誤情況，提供ー種高速總線時序錯誤產(chǎn)生裝置。本實用新型所采用的技術方案是ー種高速總線時序錯誤產(chǎn)生裝置，其中包括信號選擇模塊，信號選擇模塊控制總線信號源模塊和時序錯誤編碼插入模塊，總線信號源與DA轉換芯片相連，DA轉換芯片經(jīng)耦合器與總線相連；時序錯誤編碼插入模塊與AD轉換芯片相連，AD轉換芯片經(jīng)耦合器與總線相連；時序錯誤編碼插入模塊經(jīng)濾波模塊與外側總線被測終端連接；信號選擇模塊與外部主控計算機連接。如上所述的ー種高速總線時序錯誤產(chǎn)生裝置，其中所述信號選擇模塊、總線信號源模塊和時序錯誤編碼插入模塊由ARM處理器、FPGA芯片實現(xiàn)，所述ARM處理器通過通用異步串ロ與主控計算機及總線被測終端進行數(shù)據(jù)交換，如上所述的ー種高速總線時序錯誤產(chǎn)生裝置，其中所述FPGA芯片完成高速串行數(shù)據(jù)收發(fā)邏輯、輸出信號調制、接收信號濾波、智能主機接ロ控制邏輯和內部RAM管理。本實用新型的有益效果是I.本實用新型提供的ー種高速總線時序錯誤產(chǎn)生裝置能夠完成高速總線特有時序錯誤的模擬測試；可以任意模擬導彈使用環(huán)境中的各種苛刻高速錯誤信號，而這些高速誤碼信號是傳統(tǒng)低速測試裝置無法生成的；2.通過ARM與FPGA實現(xiàn)總線信號源模塊和時序錯誤編碼插入模塊，設計靈活、便于升級，由FPGA實現(xiàn)高速串行數(shù)據(jù)流控制，效率高而且實時性強。

圖I為本實用新型提供的ー種高速總線時序錯誤產(chǎn)生裝置的組成框架；[0012]圖2為本實用新型提供的ー種高速總線時序錯誤產(chǎn)生裝置的功能結構圖。
具體實施方式
以下結合附圖和實施例對本實用新型提供的ー種高速總線時序錯誤產(chǎn)生裝置進行介紹如圖I所示，ー種高速總線時序錯誤產(chǎn)生裝置，包括ARM處理器、FPGA芯片，ARM處理器通過通用異步串ロ與主控計算機及總線被測終端進行數(shù)據(jù)交換，F(xiàn)PGA芯片通過高速AD\DA轉換芯片與外部高速總線進行數(shù)據(jù)交換。其中FPGA芯片完成高速串行數(shù)據(jù)收發(fā)邏輯、輸出信號調制、接收信號濾波、智能主機接ロ控制邏輯和內部RAM管理；高速串行數(shù)據(jù)收發(fā)邏輯模塊將ARM生成的錯誤數(shù)據(jù)轉換為高頻率串行輸出碼流，對輸入信號進行高頻率采樣和解碼，合成并行接收數(shù)據(jù)幀。 ARM完成錯誤數(shù)據(jù)生成、錯誤注入流程控制和錯誤處理結果判斷。如圖2所示，時序錯誤產(chǎn)生裝置的信號選擇模塊在主控計算機的控制下，選擇相應的總線信號源，總線信號源數(shù)據(jù)經(jīng)DA轉換芯片、耦合器傳輸?shù)娇偩€上；傳輸后的數(shù)據(jù)再經(jīng)耦合器、AD轉換芯片傳至時序錯誤編碼插入模塊，在信號選擇模塊的控制下時序錯誤編碼插入模塊在數(shù)據(jù)中插入錯誤編碼，修改后的數(shù)據(jù)經(jīng)濾波輸入總線被測終端。高速總線時序錯誤產(chǎn)生裝置的工作流程如下I.主控計算機通過通用異步串ロ發(fā)出測試啟動指令；2.時序錯誤產(chǎn)生裝置收到啟動指令后，由ARM處理器生成正常的原始測試數(shù)據(jù)寫入 FPGA ；3.由FPGA控制高速DA轉換器將原始測試數(shù)據(jù)轉換為總線信號波形，通過總線耦合器發(fā)送至主總線；4.接收端時序錯誤產(chǎn)生裝置由高速AD轉換器實時采樣接收信號，并將離散化的數(shù)字量傳送至FPGA，同吋，ARM處理器根據(jù)注入錯誤選項完成錯誤數(shù)據(jù)生成；5.由FPGA實時完成正常原始數(shù)據(jù)與錯誤數(shù)據(jù)的相乘疊加，合成最終總線誤碼數(shù)據(jù)，并控制高速DA轉換器輸出至總線被測終端；6.實時監(jiān)測被測終端的誤碼響應，判斷是否符合標準規(guī)定，滿足誤碼處理的要求；7.由ARM處理器完成最終錯誤測試報告，并報送主控計算機顯示和存儲，完成一次錯誤注入流程。
權利要求1.一種高速總線時序錯誤產(chǎn)生裝置，其特征在于包括信號選擇模塊，信號選擇模塊控制總線信號源模塊和時序錯誤編碼插入模塊，總線信號源與DA轉換芯片相連，DA轉換芯片經(jīng)耦合器與總線相連；時序錯誤編碼插入模塊與AD轉換芯片相連，AD轉換芯片經(jīng)耦合器與總線相連；時序錯誤編碼插入模塊經(jīng)濾波模塊與外側總線被測終端連接；信號選擇模塊與外部主控計算機連接。
2.根據(jù)權利要求I所述的一種高速總線時序錯誤產(chǎn)生裝置，其特征在于所述信號選擇模塊、總線信號源模塊和時序錯誤編碼插入模塊由ARM處理器、FPGA芯片實現(xiàn)，所述ARM處理器通過通用異步串口與主控計算機及總線被測終端進行數(shù)據(jù)交換。
專利摘要本實用新型屬于總線錯誤注入測試技術，具體涉及一種高速總線時序錯誤產(chǎn)生裝置。目的是測試高速總線通訊極限情況下的時序錯誤情況。該時序錯誤產(chǎn)生裝置包括信號選擇模塊，信號選擇模塊控制總線信號源模塊和時序錯誤編碼插入模塊，總線信號源與DA轉換芯片相連，DA轉換芯片經(jīng)耦合器與總線相連；時序錯誤編碼插入模塊與AD轉換芯片相連，AD轉換芯片經(jīng)耦合器與總線相連；經(jīng)濾波模塊與外側總線被測終端連接；信號選擇模塊與外部主控計算機連接。該時序錯誤產(chǎn)生裝置能夠完成高速總線特有時序錯誤的模擬測試；可以任意模擬導彈使用環(huán)境中的各種苛刻高速錯誤信號。
文檔編號G06F11/263GK202422106SQ20112041753
公開日2012年9月5日 申請日期2011年10月28日 優(yōu)先權日2011年10月28日
發(fā)明者張淑舫, 王剛, 閻海霞 申請人:中國航天科工集團第三研究院第八三五七研究所