專利名稱：數(shù)據(jù)處理節(jié)點、系統(tǒng)及方法
技術領域：
本發(fā)明涉及計算機系統(tǒng)，尤其涉及一種數(shù)據(jù)處理節(jié)點、系統(tǒng)及方法。
背景技術：
數(shù)據(jù)處理節(jié)點可以包括多個CPU，在存在多個數(shù)據(jù)處理節(jié)點且節(jié)點中包含多個 CPU的系統(tǒng)中，不同節(jié)點之間的CPU如何進行相互訪問是一個核心技術，即CPU之間的互連為該系統(tǒng)的核心技術。目前數(shù)據(jù)處理節(jié)點之間可以采用全互連的方式實現(xiàn)CPU之間的互連，還可以通過互連模塊的形式實現(xiàn)CPU之間的互連。如圖1(a)所示，在采用全互連方式實現(xiàn)CPU之間的互連時，系統(tǒng)中任意兩節(jié)點之間都需要通過高速互連接口直接連接，且節(jié)點內部必須集成有控制功能模塊，該控制功能模塊具有節(jié)點控制器(Node Controller, NC)的功能。如圖1(b)所示，在通過互連模塊的形式實現(xiàn)CPU之間的互連時，系統(tǒng)中各節(jié)點之間通過互連模塊進行連接，其節(jié)點內部包括多個相互連接的CPU和NC。在實現(xiàn)本發(fā)明實施例的過程中，發(fā)明人發(fā)現(xiàn)，現(xiàn)有技術至少存在以下問題在采用如圖1(a)所示的全互連方式實現(xiàn)CPU之間的互連時，由于需要在節(jié)點內集成控制功能模塊，導致每個節(jié)點的成本較高，且由于受到高速互連接口數(shù)量的限制，系統(tǒng)的可擴展性較差，靈活性低；在通過如圖1(b)所示的互連模塊的形式實現(xiàn)CPU之間的互連時，雖然可實現(xiàn)系統(tǒng)的擴展，但是系統(tǒng)中節(jié)點間的訪問需要經(jīng)過互連模塊進行選擇互連，導致節(jié)點間的訪問延遲較大，進而影響系統(tǒng)的運行效率。

發(fā)明內容
本發(fā)明實施例提供一種數(shù)據(jù)處理節(jié)點、系統(tǒng)及方法，以實現(xiàn)計算機系統(tǒng)的靈活擴展。為達到上述目的，本發(fā)明實施例采用如下技術方案一種數(shù)據(jù)處理節(jié)點，包括多個CPU，每個CPU包括多個互連接口，所述CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接。一種數(shù)據(jù)處理系統(tǒng)，包括至少兩個上述的數(shù)據(jù)處理節(jié)點，所述至少兩個數(shù)據(jù)處理節(jié)點之間通過其互連板上的對外互連接口實現(xiàn)所述至少兩個數(shù)據(jù)處理節(jié)點間的互連。一種數(shù)據(jù)處理方法，用于數(shù)據(jù)處理系統(tǒng)，所述數(shù)據(jù)處理系統(tǒng)包括多個數(shù)據(jù)處理節(jié)點，所述數(shù)據(jù)處理節(jié)點包括多個處理器CPU，多個CPU之間通過互連接口全互連以形成CPU 模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所述互連板為現(xiàn)場可編程門陣列FPGA互連板，所述FPGA互連板包括與所述預留的互連接口對應的FPGA芯片，每個FPGA芯片至少提供一個對內互連接口和一個對外互連接口，所述數(shù)據(jù)處理方法，包括所述FPGA芯片通過所述對內互連接口接收CPU發(fā)送的數(shù)據(jù)包，將所述數(shù)據(jù)包轉換為高速傳輸信號，將所述高速傳輸信號發(fā)送給與所述數(shù)據(jù)處理節(jié)點連接的其他數(shù)據(jù)處理節(jié)
點；所述FPGA芯片通過所述對外互連接口接收其他數(shù)據(jù)處理節(jié)點發(fā)送的高速傳輸信號，將所述高速傳輸信號轉換為CPU能夠處理的數(shù)據(jù)包，將所述數(shù)據(jù)包發(fā)送給CPU。一種數(shù)據(jù)處理的方法，應用在數(shù)據(jù)處理系統(tǒng)中，所述數(shù)據(jù)處理節(jié)點包括多個處理器CPU，多個CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所述互連板為節(jié)點控制NC芯片，所述NC芯片包括與所述預留的互連接口一一對應的對內互連接口以及與所述其他數(shù)據(jù)處理節(jié)點的 NC芯片的對外互連接口相連接的對外互連接口，所述數(shù)據(jù)處理方法，包括所述NC芯片將CPU發(fā)送的數(shù)據(jù)包路由至其相應的CPU。本發(fā)明實施例提供的數(shù)據(jù)處理節(jié)點，包括CPU模塊和互連板兩部分，由于CPU模塊是通過CPU之間全互連形成的，所以CPU模塊可以單獨作為一個節(jié)點使用，此外，由于CPU 模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所以CPU模塊也可以與互連板配合擴展至多節(jié)點系統(tǒng)使用。不管是作為獨立的節(jié)點還是擴展為多節(jié)點系統(tǒng)，節(jié)點內每個CPU通過全互連實現(xiàn)了節(jié)點內CPU之間的互連，不同節(jié)點的CPU通過所述互連板實現(xiàn)不同節(jié)點的CPU之間的互連，提高了小型機系統(tǒng)的擴展性。


圖1(a)為現(xiàn)有技術中全互連方式的系統(tǒng)架構圖；圖1 (b)為現(xiàn)有技術中通過互連模塊形式連接的系統(tǒng)架構；圖2為本發(fā)明實施例提供過的數(shù)據(jù)處理節(jié)點架構示意圖；圖3(a)為本發(fā)明又一實施例提供過的數(shù)據(jù)處理節(jié)點架構示意圖；圖3(b)為圖3(a)提供的數(shù)據(jù)處理節(jié)點中FPGA芯片的結構示意圖；圖4(a)為本發(fā)明實施例提供過的2P節(jié)點中CPU互連架構示意圖；圖4(b)為本發(fā)明實施例提供的2P節(jié)點架構示意圖；圖5 (a)為本發(fā)明實施例提供過的4P節(jié)點中CPU互連架構示意圖；圖5(b)為本發(fā)明實施例提供的4P節(jié)點架構示意圖；圖6為本發(fā)明再一實施例提供過的數(shù)據(jù)處理節(jié)點架構示意圖；圖7為本發(fā)明實施例提供的8P系統(tǒng)架構示意圖；圖8為本發(fā)明實施例提供的數(shù)據(jù)處理方法的流程圖。
具體實施例方式為了實現(xiàn)計算機系統(tǒng)的靈活擴展，本發(fā)明實施例提供一種數(shù)據(jù)處理節(jié)點。如圖2所示，本發(fā)明實施例提供的數(shù)據(jù)處理節(jié)點，包括多個CPU，每個CPU包括多個互連接口，所述CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接。值得說明的是，該數(shù)據(jù)處理節(jié)點中包含的CPU個數(shù)根據(jù)CPU的互連接口總數(shù)及由該數(shù)據(jù)處理節(jié)點構成的系統(tǒng)架構設置。以使得節(jié)點中每個CPU全互連之后確保還預留有至少一個互連接口用于與所述互連板連接。具體的，如當CPU包含4個快速互連通道(QPI) 接口時，那么，在數(shù)據(jù)處理節(jié)點中設置此類型的CPU時，最多可設置4個，此時節(jié)點內部的每個CPU之間進行互連需要占用3個QPI接口，預留出一個QPI接口用于與所述互連板連接， 以便系統(tǒng)的擴展，此外，還需要根據(jù)該節(jié)點構成的系統(tǒng)架構設置節(jié)點中包含的CPU個數(shù)，如果該節(jié)點所在的系統(tǒng)架構為8P系統(tǒng)(包含8個CPU的系統(tǒng))，由4個節(jié)點組成，那么，該系統(tǒng)中的每個節(jié)點設置2個CPU即可。本發(fā)明實施例提供的數(shù)據(jù)處理節(jié)點，包括CPU模塊和互連板兩部分，由于CPU模塊是通過CPU之間全互連形成的，所以CPU模塊可以單獨作為一個節(jié)點使用，此外，由于CPU 模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所以CPU模塊也可以與互連板配合擴展至多節(jié)點系統(tǒng)使用。不管是作為獨立的節(jié)點還是擴展為多節(jié)點系統(tǒng)，節(jié)點內每個CPU通過全互連實現(xiàn)了節(jié)點內CPU之間的互連，不同節(jié)點的CPU通過所述互連板實現(xiàn)不同節(jié)點的CPU之間的互連，且在節(jié)點之間由互連板提供過的對外互連接口實現(xiàn)連接，不需要通過互連模塊，減少了由于互連模塊導致的時延。為了便于本領域技術人員的理解，現(xiàn)就本發(fā)明又一實施例提供的數(shù)據(jù)處理節(jié)點進行詳細。在本實施例中所述互連板為現(xiàn)場可編程門陣列(FiledProgrammable Gate Array, FPGA)互連板。如圖3(a)所示，本發(fā)明又一實施例提供的數(shù)據(jù)處理節(jié)點，包括多個CPU，每個CPU 包括多個互連接口，所述CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述FPGA互連板包括與所述預留的互連接口對應的FPGA芯片，每個FPGA芯片至少提供一個對內互連接口和一個對外互連接口。 其中，所述對外互連接口用于與其他數(shù)據(jù)處理節(jié)點中互連板的對外互連接口連接。在本實施例中，如圖3(b)所示，所述FPGA芯片，包括初始化模塊31 用于配合與所述FPGA芯片連接的CPU完成互連接口協(xié)議的物理層初始化過程的模塊。串解串模塊32 用于在接收到CPU發(fā)送的數(shù)據(jù)包時，將所述數(shù)據(jù)包轉換為高速傳輸信號發(fā)送至其他數(shù)據(jù)處理節(jié)點，并在接收其他數(shù)據(jù)處理節(jié)點發(fā)送的高速傳輸信號時，將所述高速傳輸信號轉換為CPU能夠處理的數(shù)據(jù)包發(fā)送給CPU。進一步的，為了避免所述串解串模塊在發(fā)送高速傳輸信號時出現(xiàn)長期連0、連1狀況導致時鐘恢復電路出錯，所述串解串模塊采用8B/10B編碼將所述數(shù)據(jù)包轉換為高速傳輸信號后發(fā)送給其他數(shù)據(jù)處理節(jié)點，并在接收到其他數(shù)據(jù)處理節(jié)點發(fā)送的高速傳輸信號時將所述高速傳輸信號采用10B/8B解碼后轉換為CPU能夠處理的數(shù)據(jù)包。這樣數(shù)據(jù)在從一個所述數(shù)據(jù)處理節(jié)點到另一個所述數(shù)據(jù)處理節(jié)點的傳輸過程中，沒有對數(shù)據(jù)進行任何其他的處理，在任何所述數(shù)據(jù)處理節(jié)點看來，好像是直接與另一個所述數(shù)據(jù)處理節(jié)點相連的，數(shù)據(jù)從一個所述數(shù)據(jù)處理節(jié)點被透傳到另一個所述數(shù)據(jù)處理節(jié)點?，F(xiàn)以包含4個互連接口(QPI)的CPU為實例進行詳細的說明，在所述數(shù)據(jù)處理節(jié)點包含多個CPU時，若CPU僅包含4個互連接口，那么所述多個CPU為至多4個CPU，現(xiàn)在以 2P節(jié)點、4P節(jié)點為例進行詳細的說明。(一)2P節(jié)點包括2個CPU,分別為CPUO，CPU1，如圖4 (a)所示，CPUO，CPUl之間通過QPI接口互連形成CPU模塊，在本實施例中，所述CPUO與CPUl分別采用2個QPI接口互連，即所述CPUO與所述CPUl之間形成有兩個互連通道，其中一條通道用于互連通信，另一條通道用于冗余備份。如圖4(b)所示，所述CPU模塊預留出4個QPI接口用于對外互連， 由CPU0、CPU1分別提供2個QPI接口。所述CPU模塊預留的4個QPI接口分別通過專用插件Air max與FPGA互連板連接，其中，所述FPGA互連板包括與所述預留的4個QPI接口對應的FPGA芯片，分別為fpgaO，fpgal，fpga2，fpga3，每個FPGA芯片為其對應的QPI接口提供一個對內互連接口，并提供用于外部連接的對外互連接口。在本實施例中，所述預留的4個QPI接口由CPUO、CPUl分別提供，CPUO、CPUl的至少一個預留QPI接口用于對外互連。值得說明的是，采用上述2P節(jié)點的數(shù)據(jù)處理系統(tǒng)可以實現(xiàn)4P、8P的系統(tǒng)擴展。(二)4P 節(jié)點包括 4 個 CPU,分別為 CPUO，CPUl，CPU2，CPU3，如圖 5 (a)所示，CPUO， CPUl, CPU2，CPU3之間進行全互連以形成CPU模塊，在本實施例中，所述CPU0-CPU3均需要采用3個QPI接口才能實現(xiàn)全互連。如圖5(b)所示，所述CPU模塊預留出4個QPI接口用于對外互連，由CPUO、CPUl、CPU2、CPU3分別提供1個QPI接口。所述CPU模塊預留的4個 QPI接口分別通過專用插件Air max與FPGA互連板連接，其中，所述FPGA互連板包括與所述預留的4個QPI接口對應的FPGA芯片，分別為fpgaO，fpgal，fpga2，fpga3，每個FPGA芯片為其對應的QPI接口提供一個對內互連接口，并提供用于外部連接的對外互連接口。在本實施例中，由于所述CPU互連接口個數(shù)的限制，在每個節(jié)點內部設置4個CPU， 且每個CPU的QPI接口均用于CPU之間的互連，故無法進行冗余備份。值得說明的是，采用上述4P節(jié)點的數(shù)據(jù)處理系統(tǒng)可以實現(xiàn)8P、16P的系統(tǒng)擴展。本發(fā)明實施例提供的數(shù)據(jù)處理節(jié)點，包括CPU模塊和互連板兩部分，由于CPU模塊是通過CPU之間全互連形成的，所以CPU模塊可以單獨作為一個節(jié)點使用，此外，由于CPU 模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所以CPU模塊也可以與互連板配合擴展至多節(jié)點系統(tǒng)使用。不管是作為獨立的節(jié)點還是擴展為多節(jié)點系統(tǒng)，節(jié)點內每個CPU通過全互連實現(xiàn)了節(jié)點內CPU之間的互連，不同節(jié)點的CPU通過所述互連板實現(xiàn)不同節(jié)點的CPU之間的互連，且在節(jié)點之間由互連板提供過的對外互連接口實現(xiàn)連接，不需要通過互連模塊，減少了由于互連模塊導致的時延。值得說明的是，所述互連板還可以是NC芯片，本發(fā)明再一實施例提供一種數(shù)據(jù)處理節(jié)點，其包含的互連板為NC芯片，下面就互連板為NC芯片的數(shù)據(jù)處理節(jié)點進行詳細的說明。如圖6所示，本發(fā)明再一實施例提供過的數(shù)據(jù)處理節(jié)點，包括多個處理器CPU，每個CPU包括多個互連接口，所述CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口用于與NC芯片的對內互連接口連接，所述NC芯片包括與所述預留的互連接口一一對應的對內互連接口，以及至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的NC芯片的對外互連接口相連接。在本實施例中，所述NC芯片集成有路由模塊，所述路由模塊將所述NC芯片接收到的數(shù)據(jù)包路由至其相應的CPU。本發(fā)明實施例提供的數(shù)據(jù)處理節(jié)點，包括CPU模塊和互連板兩部分，由于CPU模塊是通過CPU之間全互連形成的，所以CPU模塊可以單獨作為一個節(jié)點使用，此外，由于CPU 模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所以CPU模塊也可以與互連板配合擴展至多節(jié)點系統(tǒng)使用。不管是作為獨立的節(jié)點還是擴展為多節(jié)點系統(tǒng)，節(jié)點內每個CPU通過全互連實現(xiàn)了節(jié)點內CPU之間的互連，不同節(jié)點的CPU通過所述互連板實現(xiàn)不同節(jié)點的CPU之間的互連，且在節(jié)點之間由互連板提供過的對外互連接口實現(xiàn)連接，不需要通過互連模塊，減少了由于互連模塊導致的時延。本發(fā)明實施例提供的數(shù)據(jù)處理系統(tǒng)，包括至少兩個上述實施例提供的數(shù)據(jù)處理節(jié)點，所述至少兩個數(shù)據(jù)處理節(jié)點通過其互連板上的對外互連接口實現(xiàn)所述至少兩個數(shù)據(jù)處理節(jié)點間的互連。具體的，所述至少兩個數(shù)據(jù)處理節(jié)點之間通過其互連板上的對外互連接口實現(xiàn)所述至少兩個數(shù)據(jù)處理節(jié)點間的互連，包括如果所述至少三個數(shù)據(jù)處理節(jié)點之間通過其互連板上的對外互連接口實現(xiàn)所述至少三個數(shù)據(jù)處理節(jié)點間的部分節(jié)點直連，并且通過所述部分節(jié)點的直連實現(xiàn)剩余節(jié)點的間接互連?；蛘咚鲋辽賰蓚€數(shù)據(jù)處理節(jié)點之間通過其互連板上的對外互連接口實現(xiàn)所述至少兩個數(shù)據(jù)處理節(jié)點間的全互連。進一步的，所述互連板上還可以設有作為備份冗余接口的互連接口。在本實施例中，以2P節(jié)點作為所述數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)處理節(jié)點即基本節(jié)點進行詳細的說明。如圖7所示，所述4個2P節(jié)點之間通過高速傳輸線擴展到8P的數(shù)據(jù)處理系統(tǒng)。其中所述2P節(jié)點的結構示意圖如圖5(a)和圖5(b)所示，此處不再贅述。所述2P節(jié)點對外預留有4個QPI接口，分別由CPUO, CPUl提供。在節(jié)點1-4實現(xiàn)部分節(jié)點直連，并且通過所述部分節(jié)點的直連實現(xiàn)剩余節(jié)點的間接互連時，節(jié)點1-4還存在未使用的QPI接口，那么，將剩余的QPI接口用于實現(xiàn)節(jié)點間全互連。在實現(xiàn)了節(jié)點間的全互連，節(jié)點1-4還存在未使用的QPI接口，可以用作冗余備份。值得說明的是，由于NC芯片的功能具有比FPGA芯片功能更強大的處理功能，所以在所述相比較強大，所以在數(shù)據(jù)處理系統(tǒng)由2P節(jié)點組成是，其能夠實現(xiàn)更高級別的系統(tǒng)擴展，此處不一一贅述。本發(fā)明實施例提供的數(shù)據(jù)處理系統(tǒng)，包括CPU模塊和互連板兩部分，由于CPU模塊是通過CPU之間全互連形成的，所以CPU模塊可以單獨作為一個節(jié)點使用，此外，由于CPU 模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所以CPU模塊也可以與互連板配合擴展至多節(jié)點系統(tǒng)使用。不管是作為獨立的節(jié)點還是擴展為多節(jié)點系統(tǒng)，節(jié)點內每個CPU通過全互連實現(xiàn)了節(jié)點內CPU之間的互連，不同節(jié)點的CPU通過所述互連板實現(xiàn)不同節(jié)點的CPU之間的互連，且在節(jié)點之間由互連板提供過的對外互連接口實現(xiàn)連接，不需要通過互連模塊，減少了由于互連模塊導致的時延。如圖8所示，本發(fā)明實施例提供數(shù)據(jù)處理方法，用于數(shù)據(jù)處理系統(tǒng)，所述數(shù)據(jù)處理系統(tǒng)包括多個數(shù)據(jù)處理節(jié)點，所述數(shù)據(jù)處理節(jié)點包括多個CPU，多個CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所述互連板為現(xiàn)場可編程門陣列FPGA互連板，所述FPGA互連板包括與所述預留的互連接口對應的FPGA芯片，每個FPGA芯片至少提供一個對內互連接口和一個對外互連接口，所述數(shù)據(jù)處理方法，包括步驟801，所述FPGA芯片通過所述互連接口接收CPU發(fā)送的數(shù)據(jù)包，將所述數(shù)據(jù)包轉換為高速傳輸信號，將所述高速傳輸信號發(fā)送給與所述數(shù)據(jù)處理節(jié)點連接的其他數(shù)據(jù)處理節(jié)點。步驟802，所述FPGA芯片通過所述互連接口接收其他數(shù)據(jù)處理節(jié)點發(fā)送的高速傳輸信號，將所述高速傳輸信號轉換為CPU能夠處理的數(shù)據(jù)包，將所述數(shù)據(jù)包發(fā)送給CPU。進一步的，所述方法還包括在所述數(shù)據(jù)處理系統(tǒng)初始化時，所述FPGA芯片配合與其連接的CPU完成所述互連接口物理層初始化過程。本發(fā)明實施例提供的數(shù)據(jù)處理的方法，包括CPU模塊和互連板兩部分，由于CPU 模塊是通過CPU之間全互連形成的，所以CPU模塊可以單獨作為一個節(jié)點使用，此外，由于 CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所以CPU模塊也可以與互連板配合擴展至多節(jié)點系統(tǒng)使用。不管是作為獨立的節(jié)點還是擴展為多節(jié)點系統(tǒng)，節(jié)點內每個CPU通過全互連實現(xiàn)了節(jié)點內CPU之間的互連，不同節(jié)點的CPU通過所述互連板實現(xiàn)不同節(jié)點的CPU之間的互連，且在節(jié)點之間由互連板提供過的對外互連接口實現(xiàn)連接，不需要通過互連模塊，減少了由于互連模塊導致的時延。本發(fā)明實施例提供過的數(shù)據(jù)處理的方法，應用在數(shù)據(jù)處理系統(tǒng)中，所述數(shù)據(jù)處理節(jié)點包括多個CPU，多個CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所述互連板為節(jié)點控制NC芯片，所述NC芯片包括與所述預留的互連接口一一對應的對內互連接口以及與所述其他數(shù)據(jù)處理節(jié)點的NC芯片的對外互連接口相連接的對外互連接口，所述數(shù)據(jù)處理方法，包括所述NC芯片將CPU發(fā)送的數(shù)據(jù)包路由至其相應的CPU。本發(fā)明實施例提供的數(shù)據(jù)處理的方法，包括CPU模塊和互連板兩部分，由于CPU 模塊是通過CPU之間全互連形成的，所以CPU模塊可以單獨作為一個節(jié)點使用，此外，由于 CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所以CPU模塊也可以與互連板配合擴展至多節(jié)點系統(tǒng)使用。不管是作為獨立的節(jié)點還是擴展為多節(jié)點系統(tǒng)，節(jié)點內每個CPU通過全互連實現(xiàn)了節(jié)點內CPU之間的互連，不同節(jié)點的CPU通過所述互連板實現(xiàn)不同節(jié)點的CPU之間的互連，且在節(jié)點之間由互連板提供過的對外互連接口實現(xiàn)連接，提高了小型機系統(tǒng)的擴展性。本發(fā)明實施例提供過的數(shù)據(jù)處理節(jié)點、系統(tǒng)及方法可以應用在計算機系統(tǒng)。本領域普通技術人員可以理解實現(xiàn)上述實施例方法中的全部或部分步驟是可以通過程序來指令相關的硬件完成，所述的程序可以存儲于一計算機可讀存儲介質中，如 ROM/RAM、磁碟或光盤等。以上所述，僅為本發(fā)明的具體實施方式
，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內，可輕易想到變化或替換，都應涵蓋在本發(fā)明的保護范圍之內。因此，本發(fā)明的保護范圍應以所述權利要求的保護范圍為準。
權利要求
1.一種數(shù)據(jù)處理節(jié)點，包括多個處理器CPU，每個CPU包括多個互連接口，其特征在于， 所述CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接。
2.根據(jù)權利要求1所述的數(shù)據(jù)處理節(jié)點，其特征在于，該數(shù)據(jù)處理節(jié)點中包含的CPU個數(shù)根據(jù)CPU的互連接口總數(shù)及由該數(shù)據(jù)處理節(jié)點構成的系統(tǒng)架構設置。
3.根據(jù)權利要求1或2所述的數(shù)據(jù)處理節(jié)點，其特征在于，所述互連板為現(xiàn)場可編程門陣列FPGA互連板，所述FPGA互連板包括與所述預留的互連接口對應的FPGA芯片，每個 FPGA芯片至少提供一個對內互連接口和一個對外互連接口。
4.根據(jù)權利要求3所述的數(shù)據(jù)處理節(jié)點，其特征在于，所述FPGA芯片，包括初始化模塊用于配合與所述FPGA芯片連接的CPU完成物理層初始化過程的模塊；串解串模塊用于在接收到CPU發(fā)送的數(shù)據(jù)包時，將所述數(shù)據(jù)包轉換為高速傳輸信號發(fā)送至其他數(shù)據(jù)處理節(jié)點，并在接收其他數(shù)據(jù)處理節(jié)點發(fā)送的高速傳輸信號時，將所述高速傳輸信號轉換為CPU能夠處理的數(shù)據(jù)包發(fā)送給CPU。
5.根據(jù)權利要求1或2所述的數(shù)據(jù)處理節(jié)點，其特征在于，所述互連板為節(jié)點控制器 NC芯片，所述NC芯片包括與所述預留的互連接口一一對應的對內互連接口以及與所述其他數(shù)據(jù)處理節(jié)點的NC芯片的對外互連接口相連接的對外互連接口。
6.根據(jù)權利要求5所述的數(shù)據(jù)處理節(jié)點，其特征在于，所述NC芯片集成有路由模塊，所述路由模塊將所述NC芯片接收到的數(shù)據(jù)包路由至其相應的CPU。
7.一種數(shù)據(jù)處理系統(tǒng)，其特征在于，包括至少兩個權利要求1-6任一項所述的數(shù)據(jù)處理節(jié)點，所述至少兩個數(shù)據(jù)處理節(jié)點之間通過其互連板上的對外互連接口實現(xiàn)所述至少兩個數(shù)據(jù)處理節(jié)點間的互連。
8.根據(jù)權利要求7所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述至少兩個數(shù)據(jù)處理節(jié)點之間通過其互連板上的對外互連接口實現(xiàn)所述至少兩個數(shù)據(jù)處理節(jié)點間的互連，包括如果所述至少三個數(shù)據(jù)處理節(jié)點之間通過其互連板上的對外互連接口實現(xiàn)所述至少三個數(shù)據(jù)處理節(jié)點間的部分節(jié)點直連，并且通過所述部分節(jié)點的直連實現(xiàn)剩余節(jié)點的間接互連；或者，所述至少兩個數(shù)據(jù)處理節(jié)點之間通過其互連板上的對外互連接口實現(xiàn)所述至少兩個數(shù)據(jù)處理節(jié)點間的全互連。
9.根據(jù)權利要求8所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述互連板上還設有作為備份冗余接口的互連接口。
10.一種數(shù)據(jù)處理方法，用于數(shù)據(jù)處理系統(tǒng)，所述數(shù)據(jù)處理系統(tǒng)包括多個數(shù)據(jù)處理節(jié)點，其特征在于，所述數(shù)據(jù)處理節(jié)點包括多個處理器CPU，多個CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所述互連板為現(xiàn)場可編程門陣列FPGA互連板，所述FPGA互連板包括與所述預留的互連接口對應的FPGA芯片，所述數(shù)據(jù)處理方法，包括所述FPGA芯片通過所述對內互連接口接收CPU發(fā)送的數(shù)據(jù)包，將所述數(shù)據(jù)包轉換為高速傳輸信號，將所述高速傳輸信號發(fā)送給與所述數(shù)據(jù)處理節(jié)點連接的其他數(shù)據(jù)處理節(jié)點；所述FPGA芯片通過所述對外互連接口接收其他數(shù)據(jù)處理節(jié)點發(fā)送的高速傳輸信號， 將所述高速傳輸信號轉換為CPU能夠處理的數(shù)據(jù)包，將所述數(shù)據(jù)包發(fā)送給CPU。
11.根據(jù)權利要求10所述的方法，其特征在于，還包括在所述數(shù)據(jù)處理系統(tǒng)初始化時，所述FPGA芯片配合與其連接的CPU完成所述對內互連接口物理層初始化過程。
12.—種數(shù)據(jù)處理的方法，應用在數(shù)據(jù)處理系統(tǒng)中，其特征在于，所述數(shù)據(jù)處理節(jié)點包括多個處理器CPU，多個CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，所述互連板為節(jié)點控制NC芯片，所述數(shù)據(jù)處理方法，包括所述NC芯片將CPU發(fā)送的數(shù)據(jù)包路由至其相應的CPU。
全文摘要
本發(fā)明實施例公開了一種數(shù)據(jù)處理節(jié)點、系統(tǒng)及方法，涉及計算機領域，可以實現(xiàn)計算機系統(tǒng)的靈活擴展。所述數(shù)據(jù)處理節(jié)點，包括多個處理器CPU，每個CPU包括多個互連接口，所述CPU之間通過互連接口全互連以形成CPU模塊，所述CPU模塊至少預留一個互連接口與互連板的對內互連接口連接，所述互連板包括至少一個對外互連接口，用于與其他數(shù)據(jù)處理節(jié)點的互連板的對外互連接口連接，本發(fā)明應用于計算機領域。
文檔編號G06F15/163GK102301363SQ201180000970
公開日2011年12月28日 申請日期2011年6月30日 優(yōu)先權日2011年6月30日
發(fā)明者劉建根, 盧廣, 鄭偉 申請人:華為技術有限公司