專利名稱：用于確定錯誤屏蔽因素的反向分析的改善的制作方法
技術領域：
本發(fā)明涉及用于在電子電路中確定錯誤可觀測性的方法和用于執(zhí)行所述方法的 裝置。
背景技術：
具有例如半導體器件的電子電路、尤其是數(shù)字電路遭受外部影響，所述外部影響可能不受歡迎地改變所述電子電路的行為。當例如運行電壓、溫度、機械負荷等所有運行參數(shù)處于特定的極限之內(nèi)時，用戶可以期望電路的正確的、無錯誤的行為。如果一個或多個參數(shù)處于所述極限之外，則系統(tǒng)錯誤行為可以被觀測到。但是錯誤行為也可能由例如電磁輻射的其他外部作用或例如宇宙輻射、放射性裂變產(chǎn)物等高能粒子觸發(fā)。這種輻射影響的頻率尤其是取決于電路的使用地點(地球表面上的地點、海平面上的高度、與特殊輻射源的靠近)和取決于電路本身的靈敏性。在此要注意的是，電路的靈敏性隨著電路組成部分的結構大小下降而強烈減小。出現(xiàn)的錯誤可以被分成兩個組，也即導致電路持久改變和從而引起缺陷的永久錯誤和引起電路的狀態(tài)或行為暫時改變的瞬時錯誤。瞬時錯誤又可以被劃分成兩個組
單事件瞬態(tài)(SET, Single-Event-Transient):線路的電壓電平中的短時干擾脈沖； 單事件翻轉(SEU, Single-Event-Upset):存儲單元中的狀態(tài)或信息的翻轉或改變。存在許多科學出版物，其研究尤其是在微處理器情況下SEU的錯誤屏蔽。在此情況下定義概念“體系結構正確執(zhí)行(Architectural Correct Execution)”比特(ACE)。ACE比特是在錯誤時對系統(tǒng)輸出有作用的所有存儲單元。此外，將不能影響處理器內(nèi)的指令路徑的所有比特稱為“微體系結構Un-ACE”比特。這些比特可以在靜止狀態(tài)下或者在空閑狀態(tài)時、在純理論計算時或者在預測結構(“預測器”)中出現(xiàn)。在那里所計算的值經(jīng)常不被使用并且因此也不具有作用(Un-ACE)。將“體系結構Un-ACE ”比特定義為第三組，所述“體系結構Un-ACE ”比特雖然對單個指令的結果有作用但是對系統(tǒng)輸出沒有作用。這些“體系結構Un-ACE ”比特可能在NOP指令(N0P :無操作(No Operation))、提高性能的指示(諸如預取、具有判定寄存器的指令、操作數(shù)的邏輯屏蔽效應)情況下和在所謂的“動態(tài)死指令(dynamically deadinstructions)”情況下出現(xiàn)。在此情況下還劃分“第一級別動態(tài)死指令”(FDD)(例如在無中間地讀取第一值的情況下對相同的地址的寫訪問)和“傳遞動態(tài)死指令” TDD (其產(chǎn)生在其方面僅由FDD或TDD使用的結果)。對于前述實施，參照出版物Shubhendu S. Mukherjee, Christopher Weaver,Joel Emer, Steven K. Reinhardt, Todd Austin: “A Systematic Methodology toCompute the Architectural Vulnerability Factors for a High-PerformanceMicroprocessor，，，IEEE, 2003。組合數(shù)字電路通過其確定性行為來表征。這導致，可以利用給定的數(shù)字邏輯函數(shù)和給定的輸入值明確地確定輸出值。如果現(xiàn)在在一個或多個輸入信號情況下在具有一個輸出(I比特)的邏輯函數(shù)處出現(xiàn)瞬時錯誤，則與輸入信號和邏輯函數(shù)有關地可能出現(xiàn)有錯誤的輸出信號。確定的錯誤是否在輸出端之一處引起電路的期望的行為的偏差、也即錯誤變得可見，被稱為可觀測性或錯誤可觀測性。在此情況下，應該注意，不是每個錯誤作為有錯誤的輸出變得可見，這稱為屏蔽或錯誤屏蔽。關于特定錯誤的輸入信號的特定組合的靈敏性可以用布爾差來確定。如果布爾差對于函數(shù)輸入等于I，則該輸入信號的變換引起輸出信號處的變換。如果所述一個輸入信號的改變引起輸出信號的改變，則一般地談及從輸入到輸出的靈敏路徑。布爾函數(shù)
權利要求
1.用于在電子電路(503)中確定錯誤可觀測性的方法，其中對于每個元件(400，402，500，502 )確定時間間隔，在所述時間間隔中，出現(xiàn)的錯誤可能引起分析輸出信號(406，408，412)的偏差。
2.根據(jù)權利要求I所述的方法，其中在第一步驟中在仿真階段中利用仿真模型和電路仿真器模擬電子電路(503)的行為并且在第二步驟中在分析階段中對于每個元件(400，402，500，502 )確定時間間隔，在所述時間間隔中，出現(xiàn)的錯誤可能導致分析輸出信號(406，408，412)的偏差。
3.根據(jù)權利要求2所述的方法，其中在仿真階段中使用延遲，所述延遲在分析階段中被考慮。
4.根據(jù)權利要求2所述的方法，其中在仿真階段中不使用延遲，并且在分析階段中在計算上納入所述延遲。
5.根據(jù)權利要求I至4之一所述的方法，其中在正向上執(zhí)行電路仿真。
6.根據(jù)權利要求I至4之一所述的方法，其中在反向上執(zhí)行電路仿真。
7.根據(jù)權利要求I至6之一所述的方法，其中對于仿真時間的結束為所有元件(400，402，500，502)確定關聯(lián)性的初始狀態(tài)。
8.根據(jù)權利要求I至7之一所述的方法，其中該方法被用于確定電子電路(503)中的元件(400，402，500，502)的錯誤屏蔽因子。
9.根據(jù)權利要求I至8之一所述的方法，其中所述方法被用于確定測試模式的錯誤覆至Jhl o
10.用于在電子電路(503)中確定錯誤可觀測性的裝置，尤其是用于執(zhí)行具有權利要求I至9之一的特征的方法。
全文摘要
介紹一種用于在電子電路中確定錯誤可觀測性的方法和裝置。在該方法中，為每個元件確定時間間隔，在所述時間間隔中，出現(xiàn)的錯誤可能引起分析輸出信號的偏差。
文檔編號G06F17/50GK102770777SQ201180012050
公開日2012年11月7日 申請日期2011年2月8日 優(yōu)先權日2010年3月4日
發(fā)明者R.哈特爾 申請人:羅伯特·博世有限公司