減少處理器的非核心電路的功率消耗的制作方法
【專利摘要】在一種實(shí)施例中，多核心處理器包括多個(gè)核心和非核心，其中非核心包括含有高速緩存存儲(chǔ)器、路由器和功率控制單元（PCU）的各種邏輯單元。在多核心處理器處于低功率狀態(tài)時(shí)，PCU可以時(shí)鐘門控邏輯單元和高速緩存存儲(chǔ)器中的至少一個(gè)，以便由此減少動(dòng)態(tài)功率消耗。
【專利說(shuō)明】減少處理器的非核心電路的功率消耗
[0001]背景
[0002]許多現(xiàn)今的處理器被實(shí)現(xiàn)為包括多個(gè)獨(dú)立核心和附加邏輯的多核心形式，附加邏輯常常被稱為“非核心(uncore)”，其包含共享的高速緩存存儲(chǔ)器、控制器、輸入/輸出(I/O)電路、功率控制電路等等。通常，在處理器進(jìn)入給定水平的低功率模式時(shí)，在不需要一個(gè)或多個(gè)核心執(zhí)行有用的工作時(shí)，可以禁用這些核心的電路以便減少功率消耗。盡管如此，在這些模式中，例如在高級(jí)配置和電源接口(ACPI)規(guī)范(例如，于2006年10月公布的Rev.3.0b)的所謂C狀態(tài)中，非核心保持滿載功率。
[0003]作為非核心的這一上電特征的結(jié)果，在低功率模式中仍然發(fā)生整個(gè)處理器插槽的不期望的功率消耗量。這在多插槽平臺(tái)中的諸如服務(wù)器處理器等的特定處理器中尤其如此，這是由于這些設(shè)備通常在諸如末級(jí)高速緩存存儲(chǔ)體(last level cache bank)、高速緩存控制器、離片鏈路(ο---chip link)、存儲(chǔ)器控制器等等的多個(gè)非核心單元方面超出了極限。為了提供這一功能性，大量的邏輯可以出現(xiàn)在非核心中，即使是在插槽空閑時(shí)也是如此，這又引起了大量的動(dòng)態(tài)功耗。這由于消費(fèi)者和管理機(jī)構(gòu)兩者均要求顯著減少服務(wù)器空閑功耗而引起的問(wèn)題。
[0004]附圖簡(jiǎn)述
[0005]圖1是根據(jù)本發(fā)明的一種實(shí)施例的處理器的框圖。
[0006]圖2是根據(jù)本發(fā)明的一種實(shí)施例的多處理器系統(tǒng)的框圖。
[0007]圖3是根據(jù)本發(fā)明的一種實(shí)施例用于進(jìn)入宏時(shí)鐘門控狀態(tài)(macro clock gatingstate)的方法的流程圖。
[0008]圖4是根據(jù)本發(fā)明的一種實(shí)施例的宏時(shí)鐘門控進(jìn)入流(entry flow)的流程圖。
[0009]圖5是根據(jù)本發(fā)明的一種實(shí)施例的宏時(shí)鐘門控退出流(exit flow)的流程圖。
[0010]圖6是根據(jù)本發(fā)明的一種實(shí)施例的處理器核心的框圖。
[0011]圖7是根據(jù)本發(fā)明的一種實(shí)施例的系統(tǒng)的框圖。
[0012]詳細(xì)描述
[0013]各實(shí)施例可以在處理器插槽空閑時(shí)減少非核心動(dòng)態(tài)功率，由此減少整體服務(wù)器空閑功率。尤其，各實(shí)施例可以允許“宏時(shí)鐘門控”(MCG)以便允許插槽的非核心進(jìn)入低功率狀態(tài)，在低功率狀態(tài)中，例如經(jīng)由時(shí)鐘門控，可以禁用非核心本身的大部分。在一些實(shí)施例中，在判斷不僅包括非核心的插槽處于低功率狀態(tài)而且多插槽系統(tǒng)的附加插槽也處于低功率狀態(tài)時(shí)，可以進(jìn)入這種MCG操作。
[0014]在一種實(shí)施例中，MCG操作可以包括在確保不會(huì)丟失正在處理的事務(wù)的同時(shí)門控非核心中的大部分邏輯的時(shí)鐘。在非核心中不存在剩余的正在處理的事務(wù)時(shí)，在MCG進(jìn)入流的結(jié)束時(shí)，可以進(jìn)入MCG 狀態(tài)。另外，MCG操作可以包括在外部請(qǐng)求或內(nèi)部或外部事件發(fā)生時(shí)根據(jù)MCG退出流用最小等待時(shí)間來(lái)解控(ungate)非核心邏輯的時(shí)鐘。
[0015]現(xiàn)在參見(jiàn)圖1，所示出的是根據(jù)本發(fā)明的一種實(shí)施例的處理器的框圖。具體地，圖1示出處理器100，該處理器100是多核心處理器且尤其適用于基于服務(wù)器的應(yīng)用。如圖可見(jiàn)，處理器100包括多個(gè)核心IlOc1-1lOlltj盡管在圖1的實(shí)施例中被示出為帶有特定數(shù)量的核心，但應(yīng)理解，本發(fā)明的范圍不限于此。每一核心可以與私有存儲(chǔ)(例如一個(gè)或多個(gè)級(jí)別的高速緩存存儲(chǔ)器)相關(guān)聯(lián)。另外，每一核心被示出為經(jīng)由相應(yīng)的高速緩存存儲(chǔ)體控制器1150—115n耦合到一片共享的高速緩存存儲(chǔ)器，例如，由多片UOc1-UO11形成的末級(jí)高速緩存(LLC)。
[0016]如圖可見(jiàn)，經(jīng)由不同的核心和高速緩存的通信可以經(jīng)由基于環(huán)的互連(ring-based interconnect)發(fā)生,基于環(huán)的互連可以是雙向可縮放環(huán)互連160a_b。為了提供離片通信(off-chip communication),可以存在各種不同的端口和代理。具體地如圖可見(jiàn)，除了存儲(chǔ)器I/O端口 175之外，可以存在多個(gè)點(diǎn)對(duì)點(diǎn)(PtP)輸入/輸出(I/O)端口 170，該存儲(chǔ)器I/O端口 175把插槽耦合到系統(tǒng)存儲(chǔ)器的本地部分，例如，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)經(jīng)由可縮放存儲(chǔ)器互連(SMI)耦合到插槽?？梢允褂酶鞣N處理器代理實(shí)現(xiàn)高速緩存一致性協(xié)議。在一種實(shí)施例中，PtP鏈路可以根據(jù)Intel?快速通道互聯(lián)(QPI)協(xié)議提供通信，該協(xié)議是包括多個(gè)層的高速緩存一致性協(xié)議，這些層包括物理層、鏈路層和協(xié)議層。通過(guò)使用這一協(xié)議，可以在包括多個(gè)緩存代理的系統(tǒng)中進(jìn)行一致性通信。根據(jù)本發(fā)明的一種實(shí)施例，“緩存代理”通常表示可以請(qǐng)求和緩存存儲(chǔ)器數(shù)據(jù)的副本(并修改數(shù)據(jù))的高速緩存邏輯。這樣的緩存代理可以包含適合路由存儲(chǔ)器請(qǐng)求的高速緩存控制器。該協(xié)議沿著低等待時(shí)間鏈路在經(jīng)由PtP鏈路耦合在一起的設(shè)備之間提供通信的多個(gè)信道和虛擬網(wǎng)絡(luò)上提供各種通信。當(dāng)然，本發(fā)明的范圍不限于此，且在其他實(shí)施例中，PtP鏈路可以是根據(jù)另一通信協(xié)議。
[0017]如圖1中進(jìn)一步可見(jiàn)的，路由器130耦合到一對(duì)本地代理140。一HO1，本地代理HO0-HO1又可以與相應(yīng)的存儲(chǔ)器控制器HStl-HS1通信。這些存儲(chǔ)器控制器145可以依次例如經(jīng)由SMI互連、經(jīng)由存儲(chǔ)器I/O端口 175耦合到系統(tǒng)存儲(chǔ)器的本地部分，例如，耦合到處理器的一個(gè)或多個(gè)雙列直插式存儲(chǔ)器模塊(DIMM)。
[0018]在圖1的實(shí)施例中，非核心因而通常由路由器130、LLC120、高速緩存存儲(chǔ)體控制器115、本地代理140、系統(tǒng)環(huán)接口 160、存儲(chǔ)器控制器145和功率控制單元(P⑶)150組成。這些單元中的每一個(gè)可以受到被稱為非核心時(shí)鐘的公共時(shí)鐘信號(hào)時(shí)控。盡管為便于闡釋未示出，但應(yīng)理解，可以在非核心的時(shí)鐘生成電路中生成非核心時(shí)鐘。通過(guò)門控非核心的某些單元中的非核心時(shí)鐘，MCG操作可以基本上實(shí)現(xiàn)低動(dòng)態(tài)功率。在一種實(shí)施例中，在MCG模式期間，非核心的若干單元可以保持上電和活動(dòng)(借助于活動(dòng)時(shí)鐘信號(hào))。即，路由器130和PCU150可以保持上電，盡管在其他實(shí)施例中可以時(shí)鐘門控附加的或不同的單元。通常，路由器130可以被配置為把傳入的QPI鏈路分組路由到適當(dāng)?shù)钠夏康牡?。另外，它也路由在片上單元之間發(fā)送的分組。因而，可以把從外部插槽以及I/O中樞到來(lái)的傳入分組提供給路由器130的輸入端口。功率控制單元150可以包括微控制器或其他控制邏輯，以便定序和控制MCG進(jìn)入進(jìn)程和退出進(jìn)程，并且應(yīng)對(duì)諸如核心(和封裝)C狀態(tài)進(jìn)入和退出等的其他功率管理任務(wù)。盡管借助于圖1的實(shí)施例中的這種特定實(shí)現(xiàn)示出，但應(yīng)理解，本發(fā)明的范圍不限于此，且在其他實(shí)施例中多核心處理器可以具有不同的配置。
[0019]注意，術(shù)語(yǔ)“設(shè)備”或“代理”是一般的，且可以被用來(lái)描述被耦合到鏈路的任何電組件?！版溌贰被颉盎ミB”通常被定義為建立用于消息(即置于預(yù)先確定的格式的信息)的通信通路的信息運(yùn)載介質(zhì)。鏈路或互連可以是有線的物理介質(zhì)(例如，總線，一個(gè)或多個(gè)電線、跡線、電纜等等)或無(wú)線介質(zhì)(例如，與無(wú)線信令技術(shù)組合的空氣(air in combination withwireless signaling technology))。
[0020]各實(shí)施例可以用于多種不同的系統(tǒng)類型。在某些實(shí)現(xiàn)中，系統(tǒng)可以是諸如具有非統(tǒng)一存儲(chǔ)器體系結(jié)構(gòu)(NUMA)的多處理器服務(wù)器等的多插槽系統(tǒng)?，F(xiàn)在參見(jiàn)圖2，所示出的是根據(jù)本發(fā)明的一種實(shí)施例的系統(tǒng)的框圖。如圖2中可見(jiàn)，系統(tǒng)200包括多個(gè)插槽21(^+2103。每一插槽可以包括多核心處理器，例如以上參考圖1所描述的，但其他實(shí)現(xiàn)當(dāng)然是可能的。每一插槽可以通過(guò)PtP鏈路耦合到其他插槽。
[0021]如圖2可見(jiàn)，每一處理器210通?？梢苑Q為中央處理單元(CPU)。還可見(jiàn)的是，對(duì)應(yīng)于諸如圖1的實(shí)施例等的多核心插槽或封裝件的每一處理器210包括集成存儲(chǔ)器控制器以便經(jīng)由存儲(chǔ)器互連與系統(tǒng)存儲(chǔ)器230的本地部分連接。如圖可見(jiàn)，每一處理器210!￡可以經(jīng)由存儲(chǔ)器互連與在各種實(shí)施例中可以被實(shí)現(xiàn)為DRAM的系統(tǒng)存儲(chǔ)器的相應(yīng)部分230x通信。為了給諸如各種外圍設(shè)備等的系統(tǒng)的其他組件提供接口，處理器210中的每一個(gè)可以被耦合到至少一個(gè)I/O中樞。具體地，處理器21(^和2102可以被耦合到I/O中樞22(V且類似地，處理器210i和2103可以被耦合到I/O中樞220i。盡管借助于在圖2的實(shí)施例中的這一基礎(chǔ)高級(jí)視圖示出，但應(yīng)理解，本發(fā)明的范圍不限于此。
[0022]通常，在判斷多插槽系統(tǒng)中不僅非核心所處的插槽而且所有其他插槽都處于給定的低功率狀態(tài)時(shí)，可以啟動(dòng)MCG進(jìn)入進(jìn)程。這樣是因?yàn)槿绻麅H在給定插槽處于低功率狀態(tài)時(shí)允許進(jìn)入MCG，則可能的情況是，事務(wù)將從其他插槽到來(lái)，使得要么不可能完成進(jìn)入到MCG的進(jìn)入流，要么進(jìn)入MCG的耗費(fèi)不值得其中非核心可以處于MCG狀態(tài)的小的可能窗口。
[0023]尤其，在一種實(shí)施例中，在經(jīng)由MCG進(jìn)入流準(zhǔn)許開(kāi)始進(jìn)入到MCG狀態(tài)之前，首先可以建立各種先決條件。首先，對(duì)于給定的插槽，所有核心都處于預(yù)先確定的低功率狀態(tài)，例如，ACPI規(guī)范中的C3或C6睡眠狀態(tài)。出于闡`釋而非限制的目的，在此相對(duì)于這些C3和C6睡眠狀態(tài)描述各實(shí)施例，但也預(yù)期其他睡眠狀態(tài)。一旦所有核心處于C6或C3狀態(tài)，非核心中的功率控制單元將實(shí)質(zhì)上試圖進(jìn)入被稱為“封裝C6”(在核心處于C6的情況中)或“封裝C3”(在核心處于C3的情況中)的整個(gè)插槽的低功率空閑狀態(tài)。
[0024]作為對(duì)封裝C3和封裝C6進(jìn)入進(jìn)程的擴(kuò)展，可以進(jìn)入MCG狀態(tài)。因而，在處于封裝C6或封裝C3狀態(tài)的同時(shí)，MCG狀態(tài)本質(zhì)上是非核心空閑功率減少。然而，應(yīng)注意，MCG狀態(tài)可以獨(dú)立于ACPI規(guī)范，這是由于當(dāng)前的ACPI規(guī)范不提供這一狀態(tài)。在供與不同的低功率狀態(tài)一起使用的其他實(shí)施例中，應(yīng)理解，MCG狀態(tài)可以獨(dú)立于任何操作系統(tǒng)(OS)功率控制進(jìn)入/退出，且可以改為受諸如非核心P⑶等的處理器的微控制器控制。
[0025]作為進(jìn)入到MCG狀態(tài)中的另一先決條件，平臺(tái)中的所有其他插槽處于(或進(jìn)入到)封裝C3或封裝C6狀態(tài)。為了允許公共低功率狀態(tài)的這一狀態(tài)存在，協(xié)商進(jìn)程可以在各種插槽之間發(fā)生，以使得在所有插槽以及I/O中樞之間協(xié)調(diào)和商定封裝C6和/或封裝C3進(jìn)入。
[0026]這確保了所有插槽一起進(jìn)入封裝C6或封裝C3，以使得MCG狀態(tài)中耗費(fèi)的時(shí)間最大化。作為對(duì)MCG狀態(tài)的更進(jìn)一步的先決條件，存儲(chǔ)器子系統(tǒng)也可能已經(jīng)進(jìn)入在一種實(shí)施例中被稱為“SMI kill”狀態(tài)的低功率狀態(tài)，以便指示SMI鏈路是不活動(dòng)的。這種低功率狀態(tài)確保存儲(chǔ)器控制器和本地代理邏輯可以受到時(shí)鐘門控。在已經(jīng)滿足這些先決條件時(shí)，在各種插槽的非核心中可以啟動(dòng)MCG進(jìn)入流，以便嘗試把每一非核心置于MCG狀態(tài)。
[0027]在一種實(shí)施例中，在MCG狀態(tài)中，包括諸如高速緩存存儲(chǔ)體控制器、本地代理、存儲(chǔ)器控制器和系統(tǒng)環(huán)接口單元等的非核心單元在內(nèi)的非核心的各種電路可以全都受到門控?？梢栽趨^(qū)域性時(shí)鐘緩沖器級(jí)進(jìn)行這種門控，由此避免了細(xì)粒度門控方案的復(fù)雜性。
[0028]一旦滿足了這些先決條件，MCG進(jìn)入就可以進(jìn)行。注意，由于非核心的純粹物理尺寸，在不同的實(shí)施例中，時(shí)鐘門控進(jìn)程本身可以采取變化數(shù)量的非核心時(shí)鐘周期(例如，在大約10-20個(gè)周期之間)。這是為了確保時(shí)鐘門控信號(hào)可以到達(dá)要門控的所有單元。為了使得時(shí)鐘門控進(jìn)程安全地發(fā)生，可以提供各種機(jī)制。作為一個(gè)示例，非核心的每一單元可以生成空置指示符或“空”信號(hào)來(lái)指示其空置狀態(tài)。這種狀態(tài)因而指示相應(yīng)的單元內(nèi)部不具有任何正在處理的事務(wù)?？蓪?duì)所有非核心單元的空置一起進(jìn)行邏輯與操作，以整體判斷非核心的空置狀態(tài)。在一種實(shí)施例中，可以在PCU中執(zhí)行邏輯與，但本發(fā)明的范圍不限于此。
[0029]另外，MCG進(jìn)入流可以使用一種機(jī)制來(lái)流量控制傳入事務(wù)。即是說(shuō)，一旦已經(jīng)做出時(shí)鐘門控的決定，就不應(yīng)把任何新的事務(wù)發(fā)送給受到時(shí)鐘門控的單元?？梢酝ㄟ^(guò)確保阻止所有傳入事務(wù)進(jìn)入到受到時(shí)鐘門控的單元來(lái)實(shí)現(xiàn)這種流控制。在一種實(shí)施例中，這種流控制機(jī)制可以位于在非核心的路由器內(nèi)，以便確保阻止來(lái)自諸如各種PtP互連等的離片接口去往其他插槽(或I/o中樞)的所有事務(wù)，直到安全地完成時(shí)鐘門控。作為示例，路由器可以經(jīng)由離片互連把流控制信號(hào)發(fā)送給其他插槽/I/o中樞，以便限制把事務(wù)發(fā)送給插槽。
[0030]在MCG進(jìn)入流期間要使用的又一機(jī)制是確保不會(huì)因?yàn)闀r(shí)鐘門控而失去來(lái)自帶外(OOB)接口的事務(wù)。為了實(shí)現(xiàn)這種功能性，在一種實(shí)施例中，可以基本上不確認(rèn)(NACK)尋求訪問(wèn)時(shí)鐘門控邏輯的任何新的傳入OOB事務(wù)，以使得在稍后時(shí)刻將再次嘗試它們。注意，可以允許正常地進(jìn)行和完成不需要訪問(wèn)時(shí)鐘門控邏輯的OOB事務(wù)。這樣的事務(wù)的一個(gè)示例是向P⑶查詢晶片溫度。
[0031]現(xiàn)在參見(jiàn)圖3，所示出的是闡釋根據(jù)本發(fā)明的一種實(shí)施例進(jìn)入到MCG狀態(tài)所執(zhí)行的各種操作的流程圖。如圖3中所示出，例如在非核心的控制邏輯中，在一些實(shí)施例中該控制邏輯可以是非核心的P⑶的部分，可以實(shí)現(xiàn)方法250。一般地，通過(guò)判斷尋求進(jìn)入到MCG狀態(tài)是適當(dāng)?shù)?，并在判斷非核心已?jīng)持續(xù)多個(gè)確定量的時(shí)間為空(這可以對(duì)應(yīng)于各種計(jì)時(shí)器超時(shí))時(shí)采取動(dòng)作來(lái)進(jìn)入到該狀態(tài)，可以進(jìn)行方法250。如圖3中可見(jiàn)，通過(guò)判斷所有插槽處于或正在進(jìn)入低功率插槽狀態(tài)，例如諸如C3或C6封裝狀態(tài)等的給定的C狀態(tài)，方法250可以開(kāi)始(框255)。這種判斷可以基于在平臺(tái)的插槽之間的協(xié)商的結(jié)果。接下來(lái)，可以判斷，非核心為空(框260)。即是說(shuō)，這種判斷意味著在非核心的各種單元內(nèi)不存在待決事務(wù)，這可以通過(guò)對(duì)來(lái)自非核心的所有邏輯單元的空信號(hào)進(jìn)行邏輯與來(lái)標(biāo)識(shí)。接下來(lái)，可以阻止OOB信道上的事務(wù)(框265)。下面將進(jìn)一步討論阻止MCG事件期間接收這樣的事務(wù)的各種機(jī)制。然后，控制轉(zhuǎn)到框270，框270中可以判斷非核心是否仍然為空。
[0032]在這一判斷有效時(shí)，控制轉(zhuǎn)到框275，框275中可以阻止傳入事務(wù)從諸如被連接到插槽的各種PtP互連等的離槽信道進(jìn)來(lái)。再次在280框，可以判斷非核心仍然為空。這因而是不存在待決事務(wù)的指示，且進(jìn)入MCG狀態(tài)是適當(dāng)?shù)?。因此，控制轉(zhuǎn)到框285，在框285中可以時(shí)鐘門控各種非核心單元。下面將進(jìn)一步討論用于執(zhí)行這種時(shí)鐘門控的不同機(jī)制。最終，在框290，可以更新非核心時(shí)鐘門控狀態(tài)以便指示非核心處于MCG狀態(tài)，且此外，此時(shí)可以允許OOB信道上的事務(wù)。即是說(shuō)，因?yàn)榉呛诵默F(xiàn)在處于時(shí)鐘門控狀態(tài)，允許這樣的事務(wù)，以使得在需要非核心邏輯來(lái)應(yīng)對(duì)OOB事務(wù)時(shí)，可以退出MCG狀態(tài)。盡管在圖3的實(shí)現(xiàn)中借助于這一高的級(jí)別示出，但應(yīng)理解本發(fā)明的范圍不限于此。例如，盡管借助于線性流示出，但應(yīng)理解，在流期間各點(diǎn)處非核心空置的判斷可以引起重啟MCG進(jìn)入流，或引起重新嘗試某些操作。
[0033]現(xiàn)在參見(jiàn)圖4，所示出的是依照根據(jù)本發(fā)明的一種實(shí)施例的MCG進(jìn)入流的操作的流程圖。如圖4中所示出，方法300可以由例如在非核心的PCU內(nèi)的MCG邏輯實(shí)現(xiàn)。注意，在作為MCG進(jìn)入前的條件，在框310可以判斷，封裝中的所有核心都處于所選擇低功率狀態(tài)，且對(duì)所有處理器插槽也是如此(或處于進(jìn)入到所選擇的低功率狀態(tài)的進(jìn)程中)。另外，可以判斷，被耦合到處理器的存儲(chǔ)器也處于低功率狀態(tài)，例如自刷新?tīng)顟B(tài)，如低功率存儲(chǔ)器互連狀態(tài)(例如，活動(dòng)SMIkill信號(hào))所指示的。
[0034]在這種情況下，已經(jīng)建立了進(jìn)入到MCG狀態(tài)的條件。因此，可以執(zhí)行MCG進(jìn)入的第一階段。首先，在菱形315可以判斷非核心是否為空。如果是，則控制轉(zhuǎn)到框320，框320中可以清空OOB接口并設(shè)置各種控制信號(hào)，伴隨著計(jì)時(shí)器初始化(框320)。尤其，在這種第一階段中，設(shè)置被稱為“NACK允許”的位以便強(qiáng)制OOB接口開(kāi)始NACK尋求訪問(wèn)即將被時(shí)鐘門控的邏輯的所有事務(wù)，且清空尋求這樣的訪問(wèn)的所有正在處理的OOB事務(wù)(例如，通過(guò)根據(jù)期望應(yīng)對(duì)事務(wù))。在一種實(shí)施例中，OOB接口具有被稱為“NACK請(qǐng)求”的信號(hào)，該信號(hào)在被斷言時(shí)可以強(qiáng)制MCG退出。此時(shí)也禁用這種信號(hào)的斷言。然后，在被稱為空持續(xù)時(shí)間的特定可編程量的時(shí)間內(nèi)連續(xù)地采樣空非核心，以便確保非核心持續(xù)為空?？梢杂杀环Q為持續(xù)計(jì)時(shí)器的計(jì)時(shí)器來(lái)跟蹤這段時(shí)間，該計(jì)時(shí)器因而在這一框320處初始化。持續(xù)計(jì)時(shí)器的長(zhǎng)度可以是可編程的，且在一種實(shí)施例中可以是在大約50至1000個(gè)周期之間。在一種實(shí)施例中，這種計(jì)時(shí)器和要討論的其他計(jì)時(shí)器可以存在于P⑶中。
[0035]一旦這一時(shí)間周期結(jié)束且非核心空狀態(tài)信號(hào)已經(jīng)在整個(gè)空持久性時(shí)間內(nèi)保持?jǐn)嘌远鴽](méi)有任何去斷言事件(甚至持續(xù)了單個(gè)非核心時(shí)鐘周期)，如在菱形325所判斷的，觸發(fā)MCG進(jìn)入流的第二階段。注意，如果在第一階段期間的任何瞬時(shí)去斷言采樣這一非核心空信號(hào)，則放棄進(jìn)入進(jìn)程且復(fù)位OOB NACK啟用(借助于在菱形330和框335指示的流)。
[0036]在這一第二階段，且假定，在菱形340處判斷非核心仍然為空，則控制轉(zhuǎn)到框350，框350中可以允許流控制機(jī)制。尤其，可對(duì)QPI鏈路進(jìn)行流控制，并阻止其在超過(guò)路由器輸入端口的任何新分組中發(fā)送。在這一階段，也在被稱為“清空時(shí)間”特定可編程量的時(shí)間中，連續(xù)地采樣非核心空信號(hào)。這段時(shí)間可以由稱為“清空計(jì)時(shí)器”的計(jì)時(shí)器來(lái)跟蹤。清空計(jì)時(shí)器的長(zhǎng)度可以是可編程的，且在一種實(shí)施例中可以是在大約50和1000個(gè)周期之間。該第二階段本質(zhì)上允許恰在流控制信號(hào)被斷言之前到達(dá)的任何正在處理的事務(wù)安全地進(jìn)行并最終去斷言非核心空信號(hào)。注意，這種傳入信號(hào)引起非核心空信號(hào)的去斷言且因而引起整個(gè)MCG進(jìn)入流重啟。一旦這一時(shí)間周期結(jié)束且非核心空狀態(tài)信號(hào)已經(jīng)保持?jǐn)嘌?，持續(xù)了整個(gè)“清空時(shí)間”而即使持續(xù)單個(gè)非核心時(shí)鐘周期也沒(méi)有任何去斷言事件(如棱形360和375中所判斷為肯定的)，那么，觸發(fā)第三階段。如果在第二階段期間任何瞬間去斷言地采樣非核心空狀態(tài)信號(hào)(如在菱形365或375所判斷的)，則放棄進(jìn)入進(jìn)程且復(fù)位NACK啟用，且去斷言QPI鏈路流控制(在框370和335)。
[0037]在MCG進(jìn)入流的這一第三和最終階段中，在框380主張實(shí)際的時(shí)鐘門控信號(hào)。另夕卜，為了適應(yīng)時(shí)鐘門控信號(hào)到達(dá)相對(duì)遠(yuǎn)離時(shí)鐘門控信號(hào)生成的單元的傳播延時(shí)，開(kāi)始“時(shí)鐘門控”計(jì)時(shí)器，且在這一計(jì)時(shí)器過(guò)期時(shí)認(rèn)為時(shí)鐘門控已完成。時(shí)鐘門控計(jì)時(shí)器的長(zhǎng)度可以是可編程的，且在一種實(shí)施例中可以是在大約10和30個(gè)周期之間。一旦這一計(jì)時(shí)器過(guò)期(如在菱形385所判斷的)，MCG進(jìn)入就被看作已經(jīng)完成，且在框390設(shè)置被稱為“非核心時(shí)鐘門控”的狀態(tài)信號(hào)。一旦設(shè)置了這一狀態(tài)信號(hào)，則OOB接口可以通過(guò)斷言“CLK Req”信號(hào)強(qiáng)制MCG退出(且因而把系統(tǒng)返回到時(shí)鐘解控)。注意，僅在設(shè)置了 “非核心時(shí)鐘門控)狀態(tài)信號(hào)的同時(shí)(即，僅在時(shí)鐘被門控時(shí))，“CLK Req”信號(hào)具有相關(guān)性。也在框390，也去斷言“NACK啟用“信號(hào)。因而，此時(shí)，非核心可以處于MCG低功率狀態(tài)，這種狀態(tài)下除了路由器和PCU之外的所有非核心單元都被時(shí)鐘門控，因而減少了動(dòng)態(tài)功率消耗。非核心可以保持這種狀態(tài)，直到給定事件或發(fā)生觸發(fā)退出。
[0038]一般地，可以因多個(gè)條件中的一個(gè)而發(fā)生從時(shí)鐘門控或MCG狀態(tài)退出。在一種實(shí)施例中，第一條件可以是在經(jīng)由進(jìn)入到路由器輸入端口的QPI鏈路中的一個(gè)接收到新事務(wù)時(shí)(路由器輸入端口又引起非核心空信號(hào)的去斷言)。且第二條件可以是在接收到使用不具有非核心時(shí)鐘的單元的新OOB事務(wù)且因而引起“OOB Clk Req”信號(hào)的斷言時(shí)。
[0039]現(xiàn)在參見(jiàn)圖5，所示出的是根據(jù)本發(fā)明的一種實(shí)施例的MCG退出流的流程圖。如圖5中所示出，在一種實(shí)施例中，可以類似地經(jīng)由P⑶的MCG控制邏輯實(shí)現(xiàn)退出流400。如圖5中可見(jiàn),方法400可以在MCG狀態(tài)為活動(dòng)(換句話說(shuō),非核心時(shí)鐘門控狀態(tài)信號(hào)為活動(dòng))時(shí)發(fā)生(框410)。然后，在菱形420可以判斷非核心是否為空，且還沒(méi)有主張時(shí)鐘請(qǐng)求。如果是，則非核心保持MCG狀態(tài)。否則控制轉(zhuǎn)到框430。在框430，可以去斷言時(shí)鐘門控啟用信號(hào)，且可以啟動(dòng)時(shí)鐘解控計(jì)時(shí)器可以被啟動(dòng)。另外，可以使得非核心時(shí)鐘門控狀態(tài)信號(hào)失效。注意，時(shí)鐘解控進(jìn)程可以占用要實(shí)現(xiàn)的特定量的時(shí)鐘周期。這種解控時(shí)間可以被稱為“時(shí)鐘解控”時(shí)間。在一種實(shí)施例中，可以使用“時(shí)鐘解控”計(jì)時(shí)器跟蹤這種時(shí)間間隔。時(shí)鐘解控計(jì)時(shí)器的長(zhǎng)度可以是可編程的，且在一種實(shí)施例中可以是在大約10至30個(gè)周期之間。盡管本發(fā)明的范圍不限于此，但一旦這計(jì)時(shí)器過(guò)期(如在菱形440中所判斷的)，可以去斷言鏈路流量控制信號(hào)，且復(fù)位“非核心時(shí)鐘門控”信號(hào)(在框450)。這移除了對(duì)Clk Req信號(hào)的需求，這是由于OOB接口現(xiàn)在可以訪問(wèn)非核心的所有單元而不受任何限制。盡管在圖5中的實(shí)施例借助于這種特定實(shí)現(xiàn)示出，但應(yīng)理解，本發(fā)明的范圍不限于此。
[0040]各實(shí)施例可以用于帶有變化的核心體系結(jié)構(gòu)的多核心處理器?，F(xiàn)在參見(jiàn)圖6，所示出的是根據(jù)本發(fā)明的一種實(shí)施例的處理器核心的框圖。如圖6中所示出，處理器核心500可以是多級(jí)管線化亂序處理器，且可以是存在的多個(gè)核心中的一個(gè)，且在關(guān)聯(lián)的非核心開(kāi)始MCU進(jìn)入流之前可以處于更低的功率狀態(tài)(例如，C3或C6狀態(tài))。
[0041]如圖6中可見(jiàn)，核心500包括前端單元510，前端單元510可以被用來(lái)取出要執(zhí)行的指令和準(zhǔn)備它們以供稍后在處理器中使用。例如，前端單元510可以包括取出單元501、指令高速緩存503和指令解碼器505。在一些實(shí)現(xiàn)中，前端單元510還可以包括追蹤高速緩存以及微代碼存儲(chǔ)和微操作存儲(chǔ)。取出單元501可以例如從存儲(chǔ)器或指令高速緩存503取出宏指令，并把它們送入到指令解碼器505以便把它們解碼成原語(yǔ)，即，供處理器執(zhí)行的微操作。
[0042]被耦合在前端單元510和執(zhí)行單元520之間的是亂序(000)引擎515，該亂序引擎515可以被用來(lái)接收微指令和準(zhǔn)備它們以供執(zhí)行。尤其，000引擎515可以包括各種緩沖器以便重新排序微指令流并分配執(zhí)行所需要的各種資源，并且以把邏輯寄存器的重命名提供給在諸如寄存器文件530和擴(kuò)展寄存器文件535等的各種寄存器文件內(nèi)的存儲(chǔ)位置。寄存器文件530可以包括用于整數(shù)和浮點(diǎn)數(shù)操作的單獨(dú)的寄存器文件。擴(kuò)展寄存器文件535可以提供用于矢量大小的單元的存儲(chǔ)，例如，每寄存器256或512比特。
[0043]各種資源可以存在于執(zhí)行單元520中，包括例如各種整數(shù)、浮點(diǎn)數(shù)和單指令多數(shù)據(jù)(SIMD)邏輯單元，以及其他專用硬件。例如，這樣的執(zhí)行單元可以包括一個(gè)或多個(gè)算術(shù)邏輯單元(ALU) 522，以及其他這樣的執(zhí)行單元。
[0044]來(lái)自執(zhí)行單元的結(jié)果可以被提供給退隱邏輯(retirement logic),即重新排序緩沖器(R0B)540。尤其，R0B540可以包括各種陣列和邏輯以便接收與所執(zhí)行的指令相關(guān)聯(lián)的信息。然后，R0B540檢查這一信息以便判斷指令是否被有效退隱并將所得數(shù)據(jù)提交給處理器的體系結(jié)構(gòu)狀態(tài)，或者是否發(fā)生了阻止指令的適當(dāng)退隱的一個(gè)或多個(gè)異常。當(dāng)然，R0B540可以應(yīng)對(duì)與退隱相關(guān)聯(lián)的其他操作。
[0045]如圖6中所示出，R0B540被耦合到高速緩存550，在一種實(shí)施例中，高速緩存550可以是低級(jí)高速緩存(例如，LI高速緩存)，但本發(fā)明的范圍不限于此。而且，執(zhí)行單元520可以直接地耦合到高速緩存550。離開(kāi)高速緩存550，可以與更高級(jí)的高速緩存、系統(tǒng)存儲(chǔ)器等等發(fā)生數(shù)據(jù)通信。盡管圖6的實(shí)施例中借助于這種高的級(jí)別示出，但應(yīng)理解，本發(fā)明的范圍不限于此。例如，盡管圖6的實(shí)現(xiàn)是關(guān)于諸如所謂的x86指令集體系結(jié)構(gòu)(ISA)的機(jī)器等的亂序機(jī)器，但本發(fā)明的范圍不限于此。相反，各核心可以被實(shí)現(xiàn)為有序處理器、諸如基于ARM的處理器等的精簡(jiǎn)指令集計(jì)算(RISC)處理器或可以經(jīng)由仿真引擎和關(guān)聯(lián)的邏輯電路仿真不同ISA的指令和操作的另一類型的ISA的處理器。
[0046]各實(shí)施例可以在多種不同的系統(tǒng)類型中實(shí)現(xiàn)。現(xiàn)在參見(jiàn)圖7，所示出的是根據(jù)本發(fā)明的一種實(shí)施例的系統(tǒng)的框圖。如圖7中所示出，多處理器系統(tǒng)600是點(diǎn)對(duì)點(diǎn)互連系統(tǒng)，且包括經(jīng)由點(diǎn)對(duì)點(diǎn)互連650耦合的第一處理器670和第二處理器680。如圖7中所示出，處理器670和處理器680中的每一個(gè)都可以是多核心處理器，包括第一和第二處理器核心(即，處理器核心674a和處理器核心674b以及處理器核心684a和處理器核心684b)，但潛在地多得多的核心可以存在于處理器中。另外，每一處理器可以包括非核心675和非核心685,以執(zhí)行根據(jù)本發(fā)明的一種實(shí)施例的MCG流。
[0047]仍然參見(jiàn)圖7，第一處理器670還包括存儲(chǔ)器控制器中樞(MCH) 672以及點(diǎn)對(duì)點(diǎn)(P-P)接口 676和點(diǎn)對(duì)點(diǎn)(P-P)接口 678。類似地，第二處理器680包括MCH682以及P-P接口 686和P-P接口 688。如圖7中所示出，MCH672和682把處理器耦合到各自的存儲(chǔ)器，即存儲(chǔ)器632和存儲(chǔ)器634，這些存儲(chǔ)器可以是本地附加到各自的處理器的系統(tǒng)存儲(chǔ)器(例如，DRAM)的部分。第一處理器670和第二處理器680可以分別經(jīng)由P-P互連652和P-P互連654耦合到芯片組690。如圖7中所示出，芯片組690包括P-P接口 694和P-P接口698。
[0048]此外，芯片組690包括接口 692以便通過(guò)P_P互連639把芯片組690與高性能圖形引擎638耦合。芯片組690又可以經(jīng)由接口 696耦合到第一總線616。如圖7中所示出，各種輸入/輸出(I/O)設(shè)備614可以被I禹合到第一總線616,把第一總線616 I禹合到第二總線620的總線橋618也是如此。在一種實(shí)施例中，各種設(shè)備可以耦合到第二總線620，這些設(shè)備包括例如鍵盤/鼠標(biāo)622、通信設(shè)備626和諸如盤驅(qū)動(dòng)器或其他大容量存儲(chǔ)設(shè)備等的可以包括代碼630的數(shù)據(jù)存儲(chǔ)單元628。進(jìn)一步，音頻1/0624可以耦合到第二總線620。各實(shí)施例可以被合并到包括諸如智能蜂窩式電話、平板計(jì)算機(jī)、上網(wǎng)本等等的移動(dòng)設(shè)備的其他類型的系統(tǒng)。[0049]各實(shí)施例可以以代碼實(shí)現(xiàn)且可以被存儲(chǔ)在其上存儲(chǔ)有可以被用來(lái)編程系統(tǒng)以執(zhí)行指令的指令的存儲(chǔ)介質(zhì)上。存儲(chǔ)介質(zhì)可以包括但不限于任何類型的非瞬態(tài)存儲(chǔ)介質(zhì)，例如盤(包括軟盤、光盤、固態(tài)驅(qū)動(dòng)器(SSD)、緊致盤只讀存儲(chǔ)器(⑶-ROM)、可重寫緊致盤(⑶-RW)和磁-光盤)、半導(dǎo)體設(shè)備(例如只讀存儲(chǔ)器(ROM)、諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)等的隨機(jī)存取存儲(chǔ)器(RAM)、可擦除可編程只讀存儲(chǔ)器(EPR0M)、閃速存儲(chǔ)器、電可擦除可編程只讀存儲(chǔ)器(EEPR0M)、磁或光卡)或適用于存儲(chǔ)電子指令的任何其他類型介質(zhì)。
[0050]盡管已經(jīng)相對(duì)于有限數(shù)量的實(shí)施例描述了本發(fā)明，但本領(lǐng)域中的技術(shù)人員明白源于其的眾多修改和變更。預(yù)期所附權(quán)利要求覆蓋落在本發(fā)明的真實(shí)精神和范圍內(nèi)的所有這樣的修改和變更。
【權(quán)利要求】
1.一種裝置，包括: 多核心處理器，所述多核心處理器包括多個(gè)核心和非核心，所述非核心包括至少一個(gè)高速緩存存儲(chǔ)器、多個(gè)邏輯單元，所述多個(gè)邏輯單元包括路由器、功率控制單元(PCU)和至少一個(gè)其他邏輯單元，其中在所述多核心處理器處于低功率狀態(tài)時(shí)所述PCU時(shí)鐘門控所述至少一個(gè)高速緩存存儲(chǔ)器和所述多個(gè)邏輯單元中的至少一個(gè)。
2.如權(quán)利要求1所述的裝置，其特征在于，在其中所述多個(gè)邏輯單元持續(xù)沒(méi)有事務(wù)且所述多個(gè)邏輯單元中不存在正在處理的事務(wù)的多個(gè)時(shí)間周期已經(jīng)發(fā)生之后，所述PCU執(zhí)行所述時(shí)鐘門控。
3.如權(quán)利要求1所述的裝置，其特征在于，在包括所述多核心處理器的多處理器系統(tǒng)的另一多核心處理器處于所述低功率狀態(tài)時(shí)，所述PCU執(zhí)行所述時(shí)鐘門控。
4.如權(quán)利要求1所述的裝置，其特征在于，如果所述多個(gè)邏輯單元在多個(gè)時(shí)間周期內(nèi)不是持續(xù)為空，則所述PCU判斷在所述多個(gè)時(shí)間周期的第二迭代內(nèi)所述多個(gè)邏輯單元是否持續(xù)為空，并且如果所述多個(gè)邏輯單元在所述第二迭代內(nèi)持續(xù)為空則執(zhí)行所述時(shí)鐘門控。
5.如權(quán)利要求1所述的裝置，其特征在于，所述PCU包括均跟蹤不同的時(shí)間周期的多個(gè)計(jì)時(shí)器，且如果所述非核心至少在不同的時(shí)間周期中的每一個(gè)內(nèi)已經(jīng)持續(xù)為空，則所述時(shí)鐘門控發(fā)生。
6.如權(quán)利要求1所述的裝置，其特征在于，在所述至少一個(gè)邏輯單元被時(shí)鐘門控時(shí)，所述PCU和所述路由器保持計(jì)時(shí)。
7.如權(quán)利要求1所述的裝置，其特征在于，在所述非核心不為空時(shí)或在經(jīng)由帶外(OOB)接口接收到傳入事務(wù)時(shí)，所述PCU終止所述時(shí)鐘門控。
8.如權(quán)利要求1所述的裝置，其特征在于，所述PCU執(zhí)行到所述時(shí)鐘門控狀態(tài)的進(jìn)入流，所述進(jìn)入流阻止在所述多核心處理器中接收到傳入事務(wù)。
9.如權(quán)利要求8所述的裝置，其特征在于，在所述進(jìn)入流之后和在所述時(shí)鐘門控狀態(tài)期間，所述PCU允許所述傳入事務(wù)。
10.一種方法，包括: 判斷多個(gè)處理器插槽是否已經(jīng)協(xié)商進(jìn)入插槽低功率狀態(tài)并判斷所述多個(gè)處理器插槽的第一處理器插槽的非核心為空； 如果是，則阻止來(lái)自被耦合到所述非核心的帶外(OOB)信道的事務(wù)并判斷在第一時(shí)間周期之后所述非核心是否仍然為空； 如果是，則阻止來(lái)自被耦合到所述非核心的一個(gè)或多個(gè)離槽信道的傳入事務(wù)并判斷在第二時(shí)間周期之后所述非核心是否仍然為空；以及 響應(yīng)于判斷在所述第二時(shí)間周期之后所述非核心仍然為空，時(shí)鐘門控所述非核心的多個(gè)單元。
11.如權(quán)利要求10所述的方法，進(jìn)一步包括響應(yīng)于所述時(shí)鐘門控更新非核心時(shí)鐘門控狀態(tài)信號(hào)，以便指示所述非核心處于時(shí)鐘門控狀態(tài)，并且允許所述OOB信道上的事務(wù)，以使得響應(yīng)于所述OOB信道上的傳入事務(wù)可以禁用所述時(shí)鐘門控。
12.如權(quán)利要求10所述的方法，進(jìn)一步包括啟動(dòng)持續(xù)計(jì)時(shí)器以便計(jì)數(shù)所述第一時(shí)間周期，并且在 所述第一時(shí)間周期之后判斷所述非核心在所述第一時(shí)間周期內(nèi)是否已經(jīng)持續(xù)為空。
13.如權(quán)利要求12所述的方法，如果所述非核心在所述第一時(shí)間周期內(nèi)已經(jīng)不是持續(xù)為空，則允許所述OOB信道上的事務(wù)。
14.如權(quán)利要求12所述的方法，進(jìn)一步包括啟動(dòng)清空計(jì)時(shí)器以便計(jì)數(shù)所述第二時(shí)間周期，并且在所述第二時(shí)間周期之后判斷所述非核心在所述第二時(shí)間周期內(nèi)是否已經(jīng)持續(xù)為空。
15.如權(quán)利要求14所述的方法，如果所述非核心在所述第二時(shí)間周期內(nèi)已經(jīng)不是持續(xù)為空，則允許來(lái)自所述一個(gè)或多個(gè)離槽信道的所述傳入事務(wù)且允許所述OOB信道上的事務(wù)。
16.如權(quán)利要求14所述的方法，進(jìn)一步包括主張時(shí)鐘門控啟用信號(hào)并啟動(dòng)時(shí)鐘門控計(jì)時(shí)器，并且響應(yīng)于所述時(shí)鐘門控計(jì)時(shí)器的過(guò)期設(shè)置狀態(tài)指示符以便指示所述時(shí)鐘門控。
17.如權(quán)利要求16所述的方法，進(jìn)一步包括: 在所述非核心保持為空且經(jīng)由所述OOB信道沒(méi)有接收到請(qǐng)求信號(hào)的同時(shí)，繼續(xù)所述時(shí)鐘門控，且否則去斷言所述狀態(tài)指示器和所述時(shí)鐘門控啟用信號(hào)；以及 響應(yīng)于所述去斷言，啟動(dòng)時(shí)鐘解控計(jì)時(shí)器，且在所述時(shí)鐘解控計(jì)時(shí)器過(guò)期時(shí)，去斷言阻止來(lái)自所述一個(gè)或多個(gè)離槽信道的所述傳入事務(wù)的流控制信號(hào)。
18.—種系統(tǒng),包括: 具有第一多個(gè)核心和第一非核心的第一多核心處理器； 具有第二多個(gè)核心和第二非核心的第二多核心處理器，其中，在所述第一多核心處理器和所述第二多核心處理器時(shí)已經(jīng)協(xié)商進(jìn)入封裝低功率狀態(tài)時(shí)，所述第二非核心時(shí)鐘門控所述第二非核心的至少一部分；以及 被耦合到所述第一多核心處理器和第二多核心處理器的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)。
19.如權(quán)利要求18所述的系統(tǒng)，其特征在于，所述第二非核心包括功率控制單元(PCU)，以便在其中所述第二非核心持續(xù)沒(méi)有事務(wù)的多個(gè)時(shí)間周期已經(jīng)發(fā)生之后執(zhí)行所述時(shí)鐘門控。
20.如權(quán)利要求19所述的系統(tǒng)，其特征在于，所述PCU包括均跟蹤所述多個(gè)時(shí)間周期中的一個(gè)的多個(gè)計(jì)時(shí)器，并且，所述第二非核心阻止來(lái)自被耦合到所述第二多核心處理器的帶外(OOB)信道的事務(wù)，且此后啟動(dòng)所述多個(gè)計(jì)時(shí)器中的第一個(gè)以便計(jì)數(shù)第一時(shí)間周期，且在所述第一時(shí)間周期之后阻止被耦合到所述第二多核心處理器的一個(gè)或多個(gè)離槽信道的傳入事務(wù)，且此后啟動(dòng)所述多個(gè)計(jì)時(shí)器中的第二個(gè)以便計(jì)數(shù)第二時(shí)間周期，且在所述第二時(shí)間周期之后引起所述時(shí)鐘門控發(fā)生。
【文檔編號(hào)】G06F1/04GK103562819SQ201180071297
【公開(kāi)日】2014年2月5日 申請(qǐng)日期:2011年12月29日 優(yōu)先權(quán)日:2011年5月31日
【發(fā)明者】S·巴拉蘇布拉馬尼恩, T·托馬斯, S·石栗瑪麗, B·加內(nèi)桑 申請(qǐng)人:英特爾公司