一種控制處理器頻率的方法、裝置及系統(tǒng)的制作方法
【專利摘要】本發(fā)明實施例公開了一種控制處理器頻率的方法、裝置及系統(tǒng)，所述方法包括：獲取用戶期望多個處理器工作的期望頻率參數(shù)，以及獲取所述多個處理器允許工作的最大頻率參數(shù)；如果所述期望頻率參數(shù)大于所述最大頻率參數(shù)，則根據(jù)所述最大頻率參數(shù)生成第一時鐘信號；將所述第一時鐘信號輸出給所述處理器，控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率，其中，所述第一頻率為最大頻率。本發(fā)明實施例解決了現(xiàn)有技術(shù)中對電子產(chǎn)品中多處理器的頻率進行控制，導(dǎo)致成本費用增加，以及降低電子產(chǎn)品擴展性的技術(shù)問題。
【專利說明】一種控制處理器頻率的方法、裝置及系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及終端處理技術(shù)，特別涉及一種控制處理器頻率的方法、裝置及系統(tǒng)。
【背景技術(shù)】
[0002]隨著電子產(chǎn)品的發(fā)展，高頻與多功能已經(jīng)成為高端電子產(chǎn)品兩項最為重要的性能指標(biāo)。但是在中低端的電子產(chǎn)品市場中，仍然有大量的消費群體，并且從該消費群體的切身需求出發(fā)，需要降低該電子產(chǎn)品的性能，從而滿足該消費群體的需求。例如，在多核處理器(CPU)中，對不使用的處理器進行永久性的關(guān)閉，或者對處理器的頻率進行永久性的限制等。但隨著處理器的生產(chǎn)技術(shù)的發(fā)展，很多高質(zhì)量的電子產(chǎn)品都能在提高其倍頻和外頻的情況下“超頻”運行，從而給普通用戶帶了實惠，同時也給了一些非法商販可乘之機，大量經(jīng)過Eemark(打磨)的處理器充斥市場，損害消費者利益。
[0003]在對現(xiàn)有技術(shù)的研究和實踐過程中，本發(fā)明的發(fā)明人發(fā)現(xiàn)，現(xiàn)有的實現(xiàn)方式中，不能對現(xiàn)有高端電子產(chǎn)品的多個處理器的頻率進行有效控制，只能進行刪減或者減低頻率，不但大大的增加成本，而且也降低了電子產(chǎn)品的擴展性。

【發(fā)明內(nèi)容】

[0004]本發(fā)明實施例中提供了一種控制處理器頻率的方法、裝置及系統(tǒng)，以解決現(xiàn)有技術(shù)中對電子產(chǎn)品中多處理器的頻率進行控制，導(dǎo)致成本費用增加，以及降低電子產(chǎn)品擴展性的技術(shù)問題。
[0005]為解決上述問題，本發(fā)明實施例提供一種控制處理器頻率的方法，所述方法包括:
[0006]獲取用戶期望多個處理器工作的期望頻率參數(shù)，以及獲取所述多個處理器允許工作的最大頻率參數(shù)；
[0007]如果所述期望頻率參數(shù)大于所述最大頻率參數(shù)，則根據(jù)所述最大頻率參數(shù)生成第一時鐘信號；
[0008]將所述第一時鐘信號輸出給所述處理器，控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率，其中，所述第一頻率為最大頻率
[0009]本發(fā)明實施例還提供一種控制處理器頻率的裝置，包括:
[0010]獲取單元，用于獲取用戶期望多個處理器工作的期望頻率參數(shù)，以及獲取所述多個處理器允許工作的最大頻率參數(shù)；
[0011]第一生成單元，用于在所述期望頻率參數(shù)大于所述最大頻率參數(shù)時，根據(jù)所述最大頻率參數(shù)生成第一時鐘信號；
[0012]第一控制單元，用于將所述第一時鐘信號輸出給所述處理器，以控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率；其中，所述第一頻率為最大頻率。
[0013]本發(fā)明實施例再提供一種處理系統(tǒng)，所述系統(tǒng)包括:一次性可編程邏輯控制器、一次性可編程邏輯陣列器件、限頻值存儲器、期望值存儲器、頻率模板比較器、鎖相環(huán)、至少兩個開關(guān)設(shè)備，其中，
[0014]所述一次性可編程邏輯控制器，用于獲取期望燒寫的一次性可編程邏輯陣列數(shù)據(jù)，并對所述一次性可編程邏輯陣列數(shù)據(jù)進行格式轉(zhuǎn)換，并將轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)輸出至一次性可編程邏輯陣列器件；
[0015]所述一次性可編程邏輯陣列器件，用于對接收轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)進行燒寫，得到多個處理器允許工作的最大頻率參數(shù)，以及永久的高電平信號或低電平信號，并將多個處理器允許工作的最大頻率參數(shù)發(fā)送至限頻值存儲器，以及將所述高電平信號或低電平信號輸出至對應(yīng)的開關(guān)設(shè)備；
[0016]所述限頻值存儲器，用于存儲所述一次性可編程邏輯陣列器件輸入的多個處理器允許工作的最大頻率參數(shù)，并將所述最大頻率參數(shù)輸出至頻率模板比較器；
[0017]所述期望值存儲器，用于獲取并存儲用戶期望多個處理器工作的期望頻率參數(shù)，并將所述期望頻率參數(shù)輸出至頻率模板比較器；
[0018]所述頻率模板比較器，用于判斷所述期望頻率參數(shù)是否大于所述最大頻率參數(shù)，如果大于，則輸出所述最大頻率參數(shù)至所述鎖相環(huán)；否則，輸出所述期望頻率參數(shù)至所述鎖相環(huán)；
[0019]所述鎖相環(huán)，用于將所述頻率模板比較器輸入的所述最大頻率參數(shù)生成第一時鐘信號；以及將所述第一時鐘信號輸出給對應(yīng)的處理器，控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率；或者，將所述頻率模板比較器輸入的期望頻率參數(shù)生成第二時鐘信號，并將所述第二時鐘信號輸出給對應(yīng)的處理器，控制所述處理器工作在所述第二時鐘信號對應(yīng)的第二頻率；其中，所述第一頻率為最大頻率，所述第二頻率為期望頻率；
[0020]所述開關(guān)設(shè)備，用于根據(jù)所述一次性可編程邏輯陣列器件數(shù)日的所述高電平信號或低電平信號控制與所述開關(guān)設(shè)備對應(yīng)的處理器處于永久性關(guān)閉狀態(tài)，或開啟狀態(tài)。
[0021]由上述技術(shù)方案可知，本發(fā)明實施例中，通過比較獲取的期望頻率參數(shù)和最大頻率參數(shù)(即限頻值)的大小，并在所述期望頻率參數(shù)大于最大頻率參數(shù)時，根據(jù)所述最大頻率參數(shù)生成對應(yīng)頻率的時鐘信號，控制處理器工作在所述時鐘信號對應(yīng)的頻率；從而達到對處理器的頻率進行限制的效果。
【專利附圖】

【附圖說明】
[0022]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0023]圖1為本發(fā)明實施例提供的一種控制處理器頻率的方法的流程圖；
[0024]圖2為本發(fā)明實施例提供的另一種控制處理器頻率的方法的流程圖；
[0025]圖3為本發(fā)明實施例提供的一種控制處理器頻率的裝置的結(jié)構(gòu)示意圖；
[0026]圖4為本發(fā)明實施例提供的一種控制處理器頻率的裝置的第二結(jié)構(gòu)示意圖；
[0027]圖5為本發(fā)明實施例提供的一種處理系統(tǒng)的結(jié)構(gòu)示意圖。
【具體實施方式】[0028]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整的描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0029]請參閱圖1，圖1為本發(fā)明實施例提供的一種控制處理器頻率的方法的流程圖，所述方法包括:
[0030]步驟101:獲取用戶期望多個處理器工作的期望頻率參數(shù)，以及獲取所述多個處理器允許工作的最大頻率參數(shù)；
[0031 ] 其中，所述獲取用戶期望多個處理器工作的期望頻率參數(shù)，可以通過配置接口獲取所述多個處理器工作的期望頻率參數(shù)；并存儲所述期望頻率參數(shù)，比如通過期望存儲器存儲等。
[0032]所述獲取多個處理器允許工作的最大頻率參數(shù)的過程包括:通過總線接口獲取所述預(yù)設(shè)頻率參數(shù)(即芯片設(shè)計或者產(chǎn)品布置時由技術(shù)人員根據(jù)產(chǎn)品的應(yīng)用環(huán)境預(yù)估的頻率參數(shù)，當(dāng)然也可以根據(jù)預(yù)設(shè)的規(guī)則來制定)對應(yīng)的一次性可編程邏輯(比如eFuse等)陣列數(shù)據(jù)；對所述一次性可編程邏輯陣列數(shù)據(jù)進行格式轉(zhuǎn)換；燒寫格式轉(zhuǎn)后的一次性可編程邏輯陣列數(shù)據(jù)，獲得對應(yīng)的最大頻率參數(shù)，可以通過限頻值鎖存器存儲所述最大頻率參數(shù)。當(dāng)然，燒寫格式轉(zhuǎn)后的一次性可編程邏輯陣列數(shù)據(jù)，不但可以得到對應(yīng)的最大頻率參數(shù)，還可以得到永久的高電平狀態(tài)或低電平狀態(tài)。
[0033]其中，獲取所述預(yù)設(shè)頻率參數(shù)對應(yīng)的一次性可編程邏輯陣列數(shù)據(jù)的可以通過一次性可編程邏輯控制器來獲取，然后通過內(nèi)部處理后，將一次性可編程邏輯陣列數(shù)據(jù)轉(zhuǎn)換成一次性可編程邏輯陣列器件接口的數(shù)據(jù)，通過一次性可編程邏輯陣列器件燒寫一次性可編程邏輯陣列數(shù)據(jù)，得到最大頻率參數(shù)，并將最大頻率參數(shù)輸出至限頻值鎖存器存儲，但并不限于此，還可以其他類似器件來實現(xiàn)過程，本實施例不作限制。
[0034]步驟102:如果所述期望頻率參數(shù)大于所述最大頻率參數(shù)，則根據(jù)所述最大頻率參數(shù)生成第一時鐘信號；
[0035]在該實施例中，頻率模板比較器可以比較期望值鎖存器存儲的期望頻率參數(shù)與限頻值鎖存器內(nèi)存儲的最大頻率參數(shù)的大小關(guān)系；當(dāng)期望頻率參數(shù)大于最大頻率參數(shù)(即限頻值)，則該頻率模板比較器輸出最大頻率參數(shù)至鎖相環(huán)(PLL，Phase Locked Loop)，反之，輸出期望頻率參數(shù)至PLL。所述PLL是一個常用的基本器件，在接收來自頻率模板比較器輸出的數(shù)值(比如最大頻率參數(shù)或者期望頻率參數(shù))后，根據(jù)該數(shù)值生成對應(yīng)頻率大小的時鐘信號。其具體的生成過程，對于本領(lǐng)域技術(shù)來說，已是熟知技術(shù)，在此不再贅述。
[0036]步驟103:將所述第一時鐘信號輸出給所述處理器，控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率。其中，所述第一頻率為所述最大頻率。
[0037]該實施例中，PLL將生成對應(yīng)的頻率大小的時鐘信號輸出到處理器中，控制所述處理器工作在所述第一時鐘信號對應(yīng)的最大頻率(即第一頻率)。
[0038]本發(fā)明實施例中，通過比較獲取的期望頻率參數(shù)和最大頻率參數(shù)(即限頻值)的大小，并在所述期望頻率參數(shù)大于最大頻率參數(shù)時，根據(jù)所述最大頻率參數(shù)生成對應(yīng)頻率的時鐘信號，控制處理器工作在所述時鐘信號對應(yīng)的頻率；從而達到對處理器的頻率進行限制的效果。[0039]還請參閱圖2，圖2為本發(fā)明實施例提供的另一種控制處理器頻率的方法的流程圖，所述方法包括:
[0040]步驟201:獲取用戶期望多個處理器工作的期望頻率參數(shù)，以及獲取所述多個處理器允許工作的最大頻率參數(shù)；
[0041]該步驟的獲取過程具體詳見步驟101所述，在此不再贅述。
[0042]步驟202:判斷所述期望頻率參數(shù)是否大于所述最大頻率參數(shù)，如果大于，執(zhí)行步驟203和步驟204 ;否則，執(zhí)行步驟205和步驟206 ；
[0043]在該步驟中，可以是頻率模板比較器比較從期望值鎖存器存儲中獲取的期望頻率參數(shù)與從限頻值鎖存器中獲取的最大頻率參數(shù)的大小關(guān)系，比如，如果期望頻率參數(shù)對應(yīng)的頻率為2GHZ，而最大頻率參數(shù)對應(yīng)的頻率為1GHZ，頻率模板比較器經(jīng)過比較后，將IGHZ的頻率參數(shù)發(fā)送給PLL。
[0044]步驟203:根據(jù)所述最大頻率參數(shù)生成第一時鐘信號；
[0045]該步驟中，PLL根據(jù)輸入的該最大頻率參數(shù)生成相應(yīng)頻率大小的時鐘信號，可以是與自身的時鐘參考源進行比較，然后生成相應(yīng)頻率大小的時鐘信號，其具體過程對于本領(lǐng)域技術(shù)人員來說已是熟知技術(shù)，在此不再贅述。
[0046]步驟204:將所述第一時鐘信號輸出給所述處理器，控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率；
[0047]步驟205:根據(jù)所述期望頻率參數(shù)生成第二時鐘信號；
[0048]該生成過程與步驟203的生成過程的原理相同，具體詳見上述，在此不再贅述。
[0049]步驟206:將所述第二時鐘信號輸出給所述處理器，控制所述處理器工作在所述第二時鐘信號對應(yīng)的第二頻率。其中，所述第二頻率為所述期望頻率。
[0050]本發(fā)明實施例中，通過比較獲取的期望頻率參數(shù)和最大頻率參數(shù)(即限頻值)的大小，并在所述期望頻率參數(shù)大于最大頻率參數(shù)時，根據(jù)所述最大頻率參數(shù)生成第一時鐘信號，并控制處理器工作在所述第一時鐘信號對應(yīng)的第一頻率；以及在所述期望頻率參數(shù)小于或等于最大頻率參數(shù)時，根據(jù)所述期望頻率參數(shù)生成第二時鐘信號，并控制處理器工作在所述第二時鐘信號對應(yīng)的第二頻率。從而達到對處理器的頻率進行限制的效果。
[0051]在上述實施例的基礎(chǔ)上，所述方法還可以進一步包括:在所述燒寫格式轉(zhuǎn)后的一次性可編程邏輯陣列數(shù)據(jù)時，還獲得多個永久的高電平信號或低電平信號；根據(jù)所述高電平信號或低電平信號控制所述多個處理器中對應(yīng)的處理器處于永久性關(guān)閉狀態(tài)，或開啟狀態(tài)；其中，所述開啟狀態(tài)可以包括:處理器的工作狀態(tài)和非工作狀態(tài)。
[0052]其中，一次性可編程邏輯陣列器件在對一次性可編程邏輯陣列數(shù)據(jù)燒寫時，該器件內(nèi)部只能進行一次燒寫的熔絲，燒寫后該一次性可編程邏輯陣列器件的輸出將會是一個永久的高或者低電平狀態(tài)。需要說明的是，一次性可編程邏輯陣列器件的不同，其容量也不同，從而輸出管腳數(shù)量也不同。
[0053]本發(fā)明實施例中，可以使用一次性可編程邏輯方式實現(xiàn)對于器件(比如處理器)需要永久性限頻。
[0054]可選的，對于非永久性關(guān)閉狀態(tài)的處理器，所述方法還可以進一步包括:如果接收到軟件控制器輸入的關(guān)閉非永久性關(guān)閉狀態(tài)的處理器的信號，則控制對應(yīng)的關(guān)閉非永久性關(guān)閉狀態(tài)的處理器處于關(guān)閉狀態(tài)；在所述關(guān)閉非永久性關(guān)閉狀態(tài)的處理器處于關(guān)閉狀態(tài)后，如果接收到軟件控制器輸入的開啟所述關(guān)閉狀態(tài)的處理器的開啟信號，則控制關(guān)閉狀態(tài)的處理器處于開啟狀態(tài)。
[0055]比如，如果非永久性關(guān)閉狀態(tài)的多個處理器中一個處理器處理工作狀態(tài)，而設(shè)計人員期望關(guān)閉處于工作狀態(tài)的這個處理器，則設(shè)計人員可以通過軟件控制器輸出期望處理器關(guān)閉的信號至開關(guān)設(shè)備，所述開關(guān)設(shè)備在接收到所述期望處理器關(guān)閉的信號后，關(guān)閉這個處理器，即讓這個處理處于關(guān)閉狀態(tài)，當(dāng)然，該關(guān)閉狀態(tài)也可以是永久性關(guān)閉狀態(tài)；之后，如果設(shè)計人員又期望開啟所述這個關(guān)閉的處理器，則同樣通過軟件控制器向該開關(guān)設(shè)備發(fā)送期望該處理器開啟的信號，所述開關(guān)設(shè)備開啟所述關(guān)閉的處理器，即處理器處于開啟狀態(tài)。
[0056]也就是說，當(dāng)一次性可編程邏輯輸出信號使處理器處于復(fù)位狀態(tài)時，該處理器就永久性關(guān)閉；反之，對于非永久性關(guān)閉狀態(tài)的處理器，還可以通過軟件控制器輸出的控制信號，對非永久性關(guān)閉狀態(tài)的處理器進行關(guān)閉，并且在關(guān)閉后，還可以開啟該處理器。
[0057]再比如，一個產(chǎn)品支持2個CPU處理器，但是當(dāng)市場需求變化，需要一款只要I個CPU處理器的產(chǎn)品時，這樣就不需要從新開發(fā)和生產(chǎn)芯片，只要通過一次性可編程邏輯將其中一個CPU永久關(guān)閉即可。
[0058]基于上述方法的實現(xiàn)過程，本發(fā)明實施例還提供一種控制處理器頻率的裝置，其對應(yīng)的結(jié)構(gòu)示意圖如圖3所示，所述裝置包括:獲取單元31，第一生成單元32和第一控制單元33，其中，
[0059]所述獲取單元31，用于獲取用戶期望多個處理器工作的期望頻率參數(shù)，以及獲取所述多個處理器允許工作的最大頻率參數(shù)；所述第一生成單元32，用于在所述期望頻率參數(shù)大于所述最大頻率參數(shù)時，根據(jù)所述最大頻率參數(shù)生成第一時鐘信號；所述第一控制單元33，用于將所述第一時鐘信號輸出給所述處理器，以控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率(即最大頻率)。
[0060]可選的，所述裝置還可以進一步包括:第二生成單元和第二控制單元，其中，所述第二生成單元，用于在所述期望頻率參數(shù)小于或等于所述最大頻率參數(shù)時，根據(jù)所述期望頻率參數(shù)生成第二時鐘信號；第二控制單元，用于將所述第二時鐘信號輸出給所述處理器，控制所述處理器工作在所述第二時鐘信號對應(yīng)的第二頻率(即期望頻率)。
[0061]可選的，本發(fā)明實施例還提供另一種控制處理器頻率的裝置，其對應(yīng)的結(jié)構(gòu)示意圖如圖4所示，所述裝置包括:獲取單元41，判斷單元42，第一生成單元43和第一控制單元44、第二生成單元45和第二控制單元46，其中，
[0062]所述獲取單元41，用于獲取用戶期望多個處理器工作的期望頻率參數(shù)，以及獲取所述多個處理器允許工作的最大頻率參數(shù)；
[0063]所述判斷單元42，用于判斷獲取單元41獲取的所述期望頻率參數(shù)是否大于所述最大頻率參數(shù)，并將大于的判斷結(jié)果發(fā)送給所述第一生成單元43 ;將小于或等于的判斷結(jié)果發(fā)送給所述第二生成單元45 ；
[0064]所述第一生成單元43，用于在接收到所述判斷單元發(fā)送大于的判斷結(jié)果時，根據(jù)所述最大頻率參數(shù)生成第一時鐘信號；所述第一控制單元44，用于將所述第一時鐘信號輸出給所述處理器，以控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率
[0065]所述第二生成單元45，在接收到所述判斷單元發(fā)送小于或等于的判斷結(jié)果時，根據(jù)所述期望頻率參數(shù)生成第二時鐘信號；所述第二控制單元46，用于將所述第二時鐘信號輸出給所述處理器，控制所述處理器工作在所述第二時鐘信號對應(yīng)的第二頻率。
[0066]可選的，所述獲取單元包括:第一獲取單元和第二獲取單元，其中，
[0067]所述第一獲取單元，用于通過配置接口獲取所述多個處理器工作的期望頻率參數(shù)；所述第二獲取單元，用于通過總線接口獲取所述預(yù)設(shè)頻率參數(shù)對應(yīng)的一次性可編程邏輯陣列數(shù)據(jù)；對所述一次性可編程邏輯陣列數(shù)據(jù)進行格式轉(zhuǎn)換；以及燒寫格式轉(zhuǎn)后的一次性可編程邏輯陣列數(shù)據(jù)，獲得所述多個處理器工作的最大頻率參數(shù)。
[0068]其中，所述第二獲取單元包括:一次性可編程邏輯控制器和一次性可編程邏輯陣列器件，其中，所述一次性可編程邏輯控制器，用于通過總線接口獲取所述預(yù)設(shè)頻率參數(shù)對應(yīng)的一次性可編程邏輯陣列數(shù)據(jù)；并將所述一次性可編程邏輯陣列數(shù)據(jù)轉(zhuǎn)換為一次性可編程邏輯陣列器件識別的格式；所述一次性可編程邏輯陣列器件，用于燒寫轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)，并輸出所述多個處理器工作的最大頻率參數(shù)。
[0069]可選的，所述一次性可編程邏輯陣列器件在燒寫轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)時，還輸出多個永久的高電平信號或低電平信號；所述裝置還可以進一步包括:第三獲取單元和第三控制單元，其中，
[0070]所述第三獲取單元，用于接收所述一次性可編程邏輯陣列器件輸出的多個永久的高電平信號或低電平信號；第三控制單元，用于根據(jù)所述高電平信號或低電平信號控制所述多個處理器中對應(yīng)的處理器處于永久性關(guān)閉狀態(tài)，或開啟狀態(tài)。
[0071]可選的，對于非永久性關(guān)閉狀態(tài)的處理器，所述裝置還可以進一步包括:還包括:第一接收單元，第四控制單元，第二接收單元和第五控制單元，其中，所述第一接收單元，用于接收到軟件控制器輸入的關(guān)閉非永久性關(guān)閉狀態(tài)的處理器的信號；所述第四控制單元，用于根據(jù)所述關(guān)閉非永久性關(guān)閉狀態(tài)的處理器的信號，關(guān)閉所述非永久性關(guān)閉狀態(tài)的處理器；所述第二接收單元，用于在關(guān)閉非永久性關(guān)閉狀態(tài)的處理器后，接收到軟件控制器輸入的開啟關(guān)閉狀態(tài)的處理器的信號；所述第五控制單元，用于根據(jù)所述開啟關(guān)閉狀態(tài)的處理器的信號，開啟所述關(guān)閉狀態(tài)的處理器。
[0072]在該實施例中，所述第一接收單元和第二接收單元可以集成在一起，也可以獨立部署，本實施例不作限制。
[0073]本發(fā)明實施例中，通過一次性可編程邏輯技術(shù)，對永久不需要工作的器件進行硬性關(guān)閉；對需要永久頻率限制的器件進行頻率限制。
[0074]還請參閱圖5，為本發(fā)明實施例提供的一種處理系統(tǒng)，其結(jié)構(gòu)示意圖如圖5所示，所述系統(tǒng)包括:一次性可編程邏輯控制器51、一次性可編程邏輯陣列器件52、限頻值存儲器53、期望值存儲器54、頻率模板比較器55、鎖相環(huán)56、至少兩個開關(guān)設(shè)備57(本實施例以三個開關(guān)設(shè)備為例)，以及多個處理器58，圖中以CPUO至CPUn個為例。其中，
[0075]所述一次性可編程邏輯控制器51，用于獲取(比如通過總線接口獲取)預(yù)設(shè)燒寫的一次性可編程邏輯陣列數(shù)據(jù)，并對所述一次性可編程邏輯陣列數(shù)據(jù)進行格式轉(zhuǎn)換，并將轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)輸出至一次性可編程邏輯陣列器件；
[0076]也就是說，該一次性可編程邏輯控制器可以通過總線接口獲取預(yù)設(shè)燒寫的一次性可編程邏輯(比如eFuse)陣列數(shù)據(jù)，并通過內(nèi)部處理后，轉(zhuǎn)換成一次性可編程邏輯陣列器件接口的數(shù)據(jù)，以便于一次性可編程邏輯陣列器件燒寫一次性可編程邏輯陣列。[0077]所述一次性可編程邏輯陣列器件52，用于對接收轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)進行燒寫，得到多個處理器允許工作的最大頻率參數(shù)，以及永久的高電平信號或低電平信號，并將多個處理器允許工作的最大頻率參數(shù)發(fā)送至限頻值存儲器，以及將所述高電平信號或低電平信號輸出至對應(yīng)的開關(guān)設(shè)備；
[0078]比如，eFuse陣列器件，該eFuse陣列器件內(nèi)部含有只能進行一次燒寫的熔絲，進行燒寫后，該eFuse陣列器件的輸出將會是一個永久的高電平信號或者低電平信號。需要說明的是，eFuse陣列器件的不同，其容量也不同，從而輸出管腳數(shù)量也不同。
[0079]所述限頻值存儲器53，用于存儲所述一次性可編程邏輯陣列器件輸入的多個處理器允許工作的最大頻率參數(shù)，并將所述最大頻率參數(shù)輸出至頻率模板比較器；
[0080]也就是說，該限頻值存儲器對允許處理器工作的最大頻率值參數(shù)進行鎖存，并且在eFuse陣列一次燒寫成功后，該限頻值存儲器內(nèi)的數(shù)值就是一個固定值。
[0081]所述期望值存儲器54，用于獲取(比如通過配置接口獲取)并存儲用戶期望多個處理器工作的期望頻率參數(shù)，并將所述期望頻率參數(shù)輸出至頻率模板比較器；
[0082]該期望值存儲器的數(shù)值不能由用戶進行修改，而是產(chǎn)品完成前由芯片人員進行設(shè)置。當(dāng)希望器件(比如處理器)工作在某一頻率時(但是該值也不一定是最終的工作頻率，需要與限頻值進行比較)，就需要給鎖相環(huán)PLL配置準確的參數(shù)，該期望值存器就是用于鎖存該參數(shù)值的，并且該參數(shù)值通過配置接口輸入。
[0083]所述頻率模板比較器55，用于判斷所述期望頻率參數(shù)是否大于所述最大頻率參數(shù)，如果大于，則輸出所述最大頻率參數(shù)至所述鎖相環(huán)；否則，輸出所述期望頻率參數(shù)至所述鎖相環(huán)；
[0084]所述鎖相環(huán)56，用于將所述頻率模板比較器輸入的所述最大頻率參數(shù)生成第一頻率對應(yīng)的第一時鐘信號；以及將所述第一時鐘信號輸出給對應(yīng)的處理器，控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率；或者，將所述頻率模板比較器輸入的期望頻率參數(shù)生成第二頻率對應(yīng)的第二時鐘信號，并將所述第二時鐘信號輸出給對應(yīng)的處理器，控制所述處理器工作在所述第二時鐘信號對應(yīng)的第二頻率；
[0085]所述開關(guān)設(shè)備57，用于根據(jù)所述一次性可編程邏輯陣列器件數(shù)日的所述高電平信號或低電平信號控制與所述開關(guān)設(shè)備對應(yīng)的處理器處于永久性關(guān)閉狀態(tài)，或開啟狀態(tài)。
[0086]可選的，對于非永久性關(guān)閉狀態(tài)的處理器，還包括:軟件控制器59，其結(jié)構(gòu)示意圖如圖5所示。其中，
[0087]所述軟件控制器59，用于獲取(比如通過控制接口獲取)并存儲期望非永久性關(guān)閉狀態(tài)的處理器關(guān)閉或開啟的參數(shù)，并將所述參數(shù)對應(yīng)的信號輸出至所述開關(guān)設(shè)備；
[0088]所述開關(guān)設(shè)備57，還用于在接收到軟件控制器輸入的關(guān)閉非永久性關(guān)閉狀態(tài)的處理器的信號時，控制與所述開關(guān)設(shè)備對應(yīng)的非永久性關(guān)閉狀態(tài)的處理器處于關(guān)閉；以及，在非永久性關(guān)閉狀態(tài)的處理器的關(guān)閉后，如果接收到軟件控制器輸入的開啟關(guān)閉狀態(tài)的處理器的信號，則根據(jù)所述開啟關(guān)閉狀態(tài)的處理器的信號，開啟所述關(guān)閉狀態(tài)的處理器。
[0089]由上述技術(shù)方案可知，本發(fā)明實施例的目的有兩個:1、控制處理器進行永久性的硬性限頻，具體包括:通過一次性可編程邏輯(比如eFuse)限制處理器工作在某一個頻率范圍，當(dāng)外部配置給處理器的工作頻率超過了 eFuse頻率范圍，那么本發(fā)明會強制處理器只能工作在頻率范圍的最大值。當(dāng)外部配置給處理器的工作頻率沒有超過eFuse限制的頻率范圍，那么處理器將會工作在實際配置的頻率；2、控制處理器進行永久性的硬性功能關(guān)閉，具體包括:通過一次性可編程邏輯(比如eFuse)進行熔絲的燒斷，控制產(chǎn)品內(nèi)部功能單元(比如處理器)的開關(guān)，達到該功能的永久性硬性關(guān)閉，反之，可以通過軟件配置進行產(chǎn)品內(nèi)部功能(比如處理器)的開啟與關(guān)閉的選擇。
[0090]因此，本發(fā)明實施例中，可以采用一次性可編程邏輯(比如eFuse)技術(shù)，對永久不需要工作的器件(比如處理器)進行硬性關(guān)閉；也可以對需要永久頻率限制的器件(比如處理器)進行頻率限制。
[0091]為了便于理解，下面以對多核與高頻的應(yīng)用處理器進行鎖核與限頻為例來說明。
[0092]例如產(chǎn)品最高可以支持到16個CPU處理器，并且工作頻率最高可以達到2GHz。現(xiàn)需要對其中一部分的CPU進行永久性的關(guān)閉，使它們不工作，并且需要將所有工作的CPU最高工作頻率降低到1GHZ。這就可以利用該發(fā)明所述技術(shù)方案，將IGHz的數(shù)值燒寫到eFuse陣列內(nèi)，從而使eFuse陣列的輸出管腳正確。所以，限頻值鎖存器的數(shù)值將使PLL的輸出時鐘信號為1GHz，從而達到了限頻的效果。如果期望關(guān)閉的某一個CPU，其對應(yīng)的選擇開關(guān)由于eFuse陣列輸出管腳無效，而通過軟件控制器輸出關(guān)閉該CPU的控制信號至選擇開關(guān)(即開關(guān)設(shè)備)，選擇開關(guān)使CPU —直處于復(fù)位狀態(tài)，該CPU停止工作，當(dāng)然，在該CPU停止工作后，還可以通過件控制器輸出開啟該CPU的控制信號至該選擇開關(guān)，選擇開關(guān)開啟該停止過程的CPU。
[0093]需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從 而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。
[0094]通過以上的實施方式的描述，本領(lǐng)域的技術(shù)人員可以清楚地了解到本發(fā)明可借助軟件加必需的通用硬件平臺的方式來實現(xiàn)，當(dāng)然也可以通過硬件，但很多情況下前者是更佳的實施方式。基于這樣的理解，本發(fā)明的技術(shù)方案本質(zhì)上或者說對現(xiàn)有技術(shù)做出貢獻的部分可以以軟件產(chǎn)品的形式體現(xiàn)出來，該計算機軟件產(chǎn)品可以存儲在存儲介質(zhì)中，如ROM/RAM、磁碟、光盤等，包括若干指令用以使得一臺計算機設(shè)備(可以是個人計算機，服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行本發(fā)明各個實施例或者實施例的某些部分所述的方法。
[0095]以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種控制處理器頻率的方法，其特征在于，包括:獲取用戶期望多個處理器工作的期望頻率參數(shù)，以及獲取所述多個處理器允許工作的最大頻率參數(shù)；如果所述期望頻率參數(shù)大于所述最大頻率參數(shù)，則根據(jù)所述最大頻率參數(shù)生成第一時鐘信號；將所述第一時鐘信號輸出給所述處理器，控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率，其中，所述第一頻率為最大頻率。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，還包括:如果所述期望頻率參數(shù)小于或等于所述最大頻率參數(shù)，則根據(jù)所述期望頻率參數(shù)生成第二頻率對應(yīng)的第二時鐘信號；將所述第二時鐘信號輸出給所述處理器，控制所述處理器工作在所述第二時鐘信號對應(yīng)的第二頻率，其中，所述第二頻率為期望頻率。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，還包括:判斷所述期望頻率參數(shù)是否大于所述最大頻率參數(shù)，如果大于，執(zhí)行所述根據(jù)最大頻率參數(shù)生成第一時鐘信號的步驟；否則，執(zhí)行所述根據(jù)期望頻率參數(shù)生成第二時鐘信號的步驟。
4.根據(jù)權(quán)利要求1至3任一項所述的方法，其特征在于，所述獲取用戶期望多個處理器工作的期望頻率參數(shù)，具體包括:通過配置接口獲取所述多個處理器工作的期望頻率參數(shù)； 所述獲取多個處理器允許工作的最大頻率參數(shù)，具體包括:通過總線接口獲取所述預(yù)設(shè)頻率參數(shù)對應(yīng)的一次性可編程邏輯陣列數(shù)據(jù)；對所述一次性可編程邏輯陣列數(shù)據(jù)進行格式轉(zhuǎn)換；燒寫格式轉(zhuǎn)后的一次性可編程邏輯陣列數(shù)據(jù)，獲得對應(yīng)的最大頻率參數(shù)。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，還包括:在所述燒寫格式轉(zhuǎn)后的一次性可編程邏輯陣列數(shù)據(jù)時，還獲得多個永久的高電平信號或低電平信號；根據(jù)所述高電平信號或低電平信號控制所述多個處理器中對應(yīng)的處理器處于的永久性關(guān)閉狀態(tài)，或開啟狀態(tài)。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，對于非永久性關(guān)閉狀態(tài)的處理器，所述方法還包括:如果接收到軟件控制器輸入的關(guān)閉非永久性關(guān)閉狀態(tài)的處理器的信號，則控制對應(yīng)的關(guān)閉非永久性關(guān)閉狀態(tài)的處理器處于關(guān)閉狀態(tài)；在所述關(guān)閉非永久性關(guān)閉狀態(tài)的處理器處于關(guān)閉狀態(tài)后，如果接收到軟件控制器輸入的開啟所述關(guān)閉狀態(tài)的處理器的開啟信號，則控制關(guān)閉狀態(tài)的處理器處于開啟狀態(tài)。
7.—種控制處理器頻率的裝置，其特征在于，包括:獲取單元，用于獲取用戶期望多個處理器工作的期望頻率參數(shù)，以及獲取所述多個處理器允許工作的最大頻率參數(shù)；第一生成單元，用于在所述期望頻率參數(shù)大于所述最大頻率參數(shù)時，根據(jù)所述最大頻率參數(shù)生成第一時鐘信號；第一控制單元，用于將所述第一時鐘信號輸出給所述處理器，以控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率；其中，所述第一頻率為最大頻率。
8.根據(jù)權(quán)利要求7所述的裝置，其特征在于，還包括:第二生成單元，用于在所述期望頻率參數(shù)小于或等于所述最大頻率參數(shù)時，根據(jù)所述期望頻率參數(shù)生成所述第二時鐘信號；第二控制單元，用于將所述第二時鐘信號輸出給所述處理器，控制所述處理器工作在所述第二時鐘信號對應(yīng)的第二頻率；其中，所述第二頻率為期望頻率。
9.根據(jù)權(quán)利要求7或8所述的裝置，其特征在于，還包括:判斷單元，用于判斷所述期望頻率參數(shù)是否大于所述最大頻率參數(shù)，并將大于的判斷結(jié)果發(fā)送給所述第一生成單元；將小于或等于的判斷結(jié)果發(fā)送給所述第二生成單元；所述第一生成單元，還用于在接收到所述大于的判斷結(jié)果時，根據(jù)所述最大頻率參數(shù)生成所述第一時鐘信號；所述第二生成單元，還用于在接收到所述小于或等于的判斷結(jié)果時，根據(jù)所述期望頻率參數(shù)生成所述第二時鐘信號。
10.根據(jù)權(quán)利要求7至9任一項所述的裝置，其特征在于，所述獲取單元包括:第一獲取單元，用于通過 配置接口獲取所述多個處理器工作的期望頻率參數(shù)；第二獲取單元，用于通過總線接口獲取所述預(yù)設(shè)頻率參數(shù)對應(yīng)的一次性可編程邏輯陣列數(shù)據(jù)；對所述一次性可編程邏輯陣列數(shù)據(jù)進行格式轉(zhuǎn)換；以及燒寫格式轉(zhuǎn)后的一次性可編程邏輯陣列數(shù)據(jù)，獲得所述多個處理器工作的最大頻率參數(shù)。
11.根據(jù)權(quán)利要求10所述的裝置，其特征在于，所述第二獲取單元包括:一次性可編程邏輯控制器，用于通過總線接口獲取所述預(yù)設(shè)頻率參數(shù)對應(yīng)的一次性可編程邏輯陣列數(shù)據(jù)；并將所述一次性可編程邏輯陣列數(shù)據(jù)轉(zhuǎn)換為一次性可編程邏輯陣列器件識別的格式；一次性可編程邏輯陣列器件，用于燒寫轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)，并輸出所述多個處理器工作的最大頻率參數(shù)。
12.根據(jù)權(quán)利要求10所述的裝置，其特征在于，所述一次性可編程邏輯陣列器件在燒寫轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)時，還輸出多個永久的高電平信號或低電平信號；還包括:第三獲取單元，用于接收所述一次性可編程邏輯陣列器件輸出的多個永久的高電平信號或低電平信號；第三控制單元，用于根據(jù)所述高電平信號或低電平信號控制所述多個處理器中對應(yīng)的處理器處于永久性關(guān)閉狀態(tài)，或開啟狀態(tài)。
13.根據(jù)權(quán)利要求12所述的裝置，其特征在于，對于非永久性關(guān)閉狀態(tài)的處理器，還包括:第一接收單元，用于接收到軟件控制器輸入的關(guān)閉非永久性關(guān)閉狀態(tài)的處理器的信號;第四控制單元，用于根據(jù)所述關(guān)閉非永久性關(guān)閉狀態(tài)的處理器的信號，關(guān)閉所述非永久性關(guān)閉狀態(tài)的處理器；第二接收單元，用于在關(guān)閉非永久性關(guān)閉狀態(tài)的處理器后，接收到軟件控制器輸入的開啟關(guān)閉狀態(tài)的處理器的信號；第五控制單元，用于根據(jù)所述開啟關(guān)閉狀態(tài)的處理器的信號，開啟所述關(guān)閉狀態(tài)的處理器。
14.一種處理系統(tǒng)，其特征在于，包括:一次性可編程邏輯控制器、一次性可編程邏輯陣列器件、限頻值存儲器、期望值存儲器、頻率模板比較器、鎖相環(huán)、至少兩個開關(guān)設(shè)備，其中，所述一次性可編程邏輯控制器，用于獲取期望燒寫的一次性可編程邏輯陣列數(shù)據(jù)，并對所述一次性可編程邏輯陣列數(shù)據(jù)進行格式轉(zhuǎn)換，并將轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)輸出至一次性可編程邏輯陣列器件；所述一次性可編程邏輯陣列器件，用于對接收轉(zhuǎn)換后的一次性可編程邏輯陣列數(shù)據(jù)進行燒寫，得到多個處理器允許工作的最大頻率參數(shù)，以及永久的高電平信號或低電平信號，并將多個處理器允許工作的最大頻率參數(shù)發(fā)送至限頻值存儲器，以及將所述高電平信號或低電平信號輸出至對應(yīng)的開關(guān)設(shè)備；所述限頻值存儲器，用于存儲所述一次性可編程邏輯陣列器件輸入的多個處理器允許工作的最大頻率參數(shù)，并將所述最大頻率參數(shù)輸出至頻率模板比較器；所述期望值存儲器，用于獲取并存儲用戶期望多個處理器工作的期望頻率參數(shù)，并將所述期望頻率參數(shù)輸出至頻率模板比較器；所述頻率模板比較器，用于判斷所述期望頻率參數(shù)是否大于所述最大頻率參數(shù)，如果大于，則輸出所述最大頻率參數(shù)至所述鎖相環(huán)；否則，輸出所述期望頻率參數(shù)至所述鎖相環(huán)；所述鎖相環(huán)，用于將所述頻率模板比較器 輸入的所述最大頻率參數(shù)生成第一時鐘信號；以及將所述第一時鐘信號輸出給對應(yīng)的處理器，控制所述處理器工作在所述第一時鐘信號對應(yīng)的第一頻率；或者，將所述頻率模板比較器輸入的期望頻率參數(shù)生成第二時鐘信號，并將所述第二時鐘信號輸出給對應(yīng)的處理器，控制所述處理器工作在所述第二時鐘信號對應(yīng)的第二頻率；其中，所述第一頻率為最大頻率，所述第二頻率為期望頻率；所述開關(guān)設(shè)備，用于根據(jù)所述一次性可編程邏輯陣列器件數(shù)日的所述高電平信號或低電平信號控制與所述開關(guān)設(shè)備對應(yīng)的處理器處于永久性關(guān)閉狀態(tài)，或開啟狀態(tài)。
15.根據(jù)權(quán)利要求14所述的系統(tǒng)，其特征在于，對于非永久性關(guān)閉狀態(tài)的處理器，還包括:軟件控制器，用于獲取并存儲期望非永久性關(guān)閉狀態(tài)的處理器關(guān)閉或開啟的參數(shù)，并將所述參數(shù)對應(yīng)的信號輸出至所述開關(guān)設(shè)備；所述開關(guān)設(shè)備，還用于在接收到軟件控制器輸入的關(guān)閉非永久性關(guān)閉狀態(tài)的處理器的信號時，控制與所述開關(guān)設(shè)備對應(yīng)的非永久性關(guān)閉狀態(tài)的處理器處于關(guān)閉狀態(tài)；以及，在非永久性關(guān)閉狀態(tài)的處理器的關(guān)閉后，如果接收到軟件控制器輸入的開啟關(guān)閉狀態(tài)的處理器的信號，則根據(jù)所述開啟關(guān)閉狀態(tài)的處理器的信號，開啟所述關(guān)閉狀態(tài)的處理器。
【文檔編號】G06F15/80GK103455469SQ201210174227
【公開日】2013年12月18日 申請日期:2012年5月30日 優(yōu)先權(quán)日:2012年5月30日
【發(fā)明者】李翔, 孫偉, 何世明, 姚琮 申請人:華為技術(shù)有限公司