專利名稱：一種電機(jī)速度計(jì)算裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電機(jī)控制裝置，尤其是涉及一種多功能模塊化電機(jī)速度計(jì)算裝置。
背景技術(shù)：
目前主流的速度傳感器都是脈沖式的，即用一組脈沖來(lái)表征當(dāng)前的轉(zhuǎn)動(dòng)速度和方向，使用者需計(jì)算脈沖的頻率與相位關(guān)系，以得出實(shí)際的速度和方向。對(duì)于目前的多數(shù)控制器而言，速度信號(hào)是重要的關(guān)鍵參數(shù)，只要有短時(shí)間的不準(zhǔn)確就會(huì)引發(fā)重大故障。而在實(shí)際應(yīng)用過程中，速度信號(hào)往往易受干擾，并且有多變性，這就要求它的采集處理方法必須具備實(shí)時(shí)性、準(zhǔn)確性、穩(wěn)定性和抗干擾性。 現(xiàn)有的計(jì)算方法是使用處理器的脈沖捕捉模塊來(lái)接收信號(hào)，并通過中斷的形式計(jì)算脈沖的周期，再輔以濾波、計(jì)算等處理手段而最終得出速度值，不具備方向判定和占空比計(jì)算功能。由于現(xiàn)有技術(shù)使用處理器和軟件語(yǔ)言來(lái)實(shí)現(xiàn)，計(jì)算的穩(wěn)定和實(shí)時(shí)性要靠處理器的性能和軟件語(yǔ)言的優(yōu)化程度來(lái)保證，存在風(fēng)險(xiǎn)。由于現(xiàn)有技術(shù)使用處理器的中斷方式進(jìn)行計(jì)算，當(dāng)脈沖頻率較高時(shí)，會(huì)使處理器頻繁的響應(yīng)中斷，從而占用大量的處理器資源，甚至使其陷于癱瘓。由于現(xiàn)有技術(shù)使用處理器的捕捉模塊進(jìn)行脈沖的接收，所以受限于處理器本身的硬件資源，當(dāng)輸入脈沖個(gè)數(shù)較多時(shí)，系統(tǒng)將需要多片處理器協(xié)作才能完成所有輸入脈沖的接收，這一方面大大增加了成本，另一方面也使這些速度采樣值的同步性受到了損失。同時(shí)，現(xiàn)有技術(shù)還不具備速度方向判定功能，不具備零速判定功能，不具備脈沖占空比計(jì)算功能。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種電機(jī)速度計(jì)算裝置，該裝置解決了現(xiàn)有技術(shù)存在的實(shí)時(shí)性、準(zhǔn)確性和穩(wěn)定性不高，不適用于多路輸入信號(hào)處理和并行運(yùn)算功能的技術(shù)問題。為了實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明具體提供了一種電機(jī)速度計(jì)算裝置的技術(shù)實(shí)現(xiàn)方案，一種電機(jī)速度計(jì)算裝置，包括低通濾波模塊、脈沖選擇模塊、方向判定模塊、頻率計(jì)算模塊、零速判定模塊、占空比計(jì)算模塊和數(shù)據(jù)輸出模塊。來(lái)自電機(jī)的速度傳感器輸出的一組速度脈沖信號(hào)脈沖輸入A和脈沖輸入B輸入低通濾波模塊進(jìn)行濾波，經(jīng)過濾波處理的脈沖輸入A和脈沖輸入B均分別輸出至方向判定模塊和脈沖選擇模塊。方向判定模塊根據(jù)脈沖輸入A和脈沖輸入B的相位差判斷出當(dāng)前的速度方向，并將方向信號(hào)輸出至數(shù)據(jù)輸出模塊。脈沖選擇模塊從脈沖輸入A和脈沖輸入B兩個(gè)脈沖中選擇出一個(gè)適合計(jì)算的脈沖分別輸出至頻率計(jì)算模塊、零速判定模塊，以及占空比計(jì)算模塊。零速判定模塊負(fù)責(zé)判定當(dāng)前的速度傳感器無(wú)輸出脈沖時(shí)，輸出零速標(biāo)識(shí)至數(shù)據(jù)輸出模塊。頻率計(jì)算模塊負(fù)責(zé)計(jì)算并輸出脈沖頻率至數(shù)據(jù)輸出模塊。占空比計(jì)算模塊負(fù)責(zé)計(jì)算并輸出當(dāng)前脈沖的占空比信號(hào)至數(shù)據(jù)輸出模塊。作為本發(fā)明一種電機(jī)速度計(jì)算裝置技術(shù)方案的進(jìn)一步改進(jìn)，電機(jī)速度計(jì)算裝置基于FPGA進(jìn)行設(shè)計(jì)，脈沖輸入A和脈沖輸入B從所述FPGA的IO管腳輸入至FPGA內(nèi)部的低通濾波模塊進(jìn)行濾波。作為本發(fā)明一種電機(jī)速度計(jì)算裝置技術(shù)方案的進(jìn)一步改進(jìn)，經(jīng)過低通濾波模塊濾波的脈沖輸入A和脈沖輸入B輸入脈沖選擇模塊，脈沖選擇模塊按照以下規(guī)則選擇出一個(gè)適合計(jì)算的脈沖分別輸出至頻率計(jì)算模塊、零速判定模塊，以及占空比計(jì)算模塊
當(dāng)脈沖輸入A和脈沖輸入B同時(shí)存在時(shí),脈沖選擇模塊輸出脈沖輸入A ；
當(dāng)脈沖輸入A正常,脈沖輸入B丟失 時(shí),脈沖選擇模塊輸出脈沖輸入A ；
當(dāng)脈沖輸入B正常,脈沖輸入A丟失時(shí),脈沖選擇模塊輸出脈沖輸入B。作為本發(fā)明一種電機(jī)速度計(jì)算裝置技術(shù)方案的進(jìn)一步改進(jìn)，方向判定模塊包括脈沖合成器、計(jì)時(shí)器一、計(jì)時(shí)器二和比較器一。脈沖合成器在輸入系統(tǒng)時(shí)鐘的上升沿判斷脈沖輸入A是否在上個(gè)系統(tǒng)時(shí)鐘周期內(nèi)出現(xiàn)了上升沿，若是則合成脈沖輸出轉(zhuǎn)為高電平。若脈沖輸入B在上個(gè)系統(tǒng)時(shí)鐘周期內(nèi)出現(xiàn)了上升沿，則合成脈沖輸出轉(zhuǎn)為低電平。計(jì)時(shí)器一計(jì)算合成脈沖輸出的高電平時(shí)間，計(jì)時(shí)器二計(jì)算脈沖輸入A的周期，脈沖輸入A的周期縮小一半后再通過比較器一與合成脈沖輸出的高電平時(shí)間進(jìn)行比較，若脈沖輸入A周期的一半小于合成脈沖輸出的高電平時(shí)間，則說(shuō)明合成脈沖輸出的占空比大于50%，則通過比較器一輸出A轉(zhuǎn)向信號(hào)。若脈沖輸入A周期的一半大于合成脈沖輸出的高電平時(shí)間，則通過比較器一輸出B轉(zhuǎn)向信號(hào)。作為本發(fā)明一種電機(jī)速度計(jì)算裝置技術(shù)方案的進(jìn)一步改進(jìn)，頻率計(jì)算模塊包括計(jì)時(shí)器三、鎖存器一、鎖存器二、比較器二、比較器三、自加器一、自加器二、減法器、除法器一、濾波器和多路選擇器，多路選擇器包括第一多路選擇器。來(lái)自脈沖選擇模塊的脈沖輸入信號(hào)輸入頻率計(jì)算模塊，當(dāng)脈沖輸入信號(hào)的上升沿到來(lái)后，由計(jì)時(shí)器三進(jìn)行計(jì)數(shù)，鎖存器一將計(jì)時(shí)器三的計(jì)時(shí)值作為此次脈沖的周期進(jìn)行鎖存，鎖存器二將上一個(gè)脈沖的周期進(jìn)行鎖存。當(dāng)下一個(gè)脈沖輸入信號(hào)輸入時(shí)重啟計(jì)時(shí)器三，進(jìn)行下一次計(jì)時(shí)。鎖存器一中的值與鎖存器二中的值在減法器中相減作為比較，如果比較值大于一個(gè)預(yù)設(shè)的最大變化周期限值，則由第一多路選擇器輸出的脈沖周期值信號(hào)Period為鎖存器二的值。如果比較值小于一個(gè)預(yù)設(shè)的最大變化周期限值，則由第一多路選擇器輸出的脈沖周期值信號(hào)Period為鎖存器一的值。脈沖周期值信號(hào)與計(jì)算周期預(yù)設(shè)值在比較器二中進(jìn)行比較，若脈沖周期值信號(hào)小于計(jì)算周期預(yù)設(shè)值，自加器二將輸入的脈沖周期值信號(hào)進(jìn)行求和，自加器一加I。當(dāng)輸入的脈沖周期值信號(hào)求和值大于計(jì)算周期預(yù)設(shè)值時(shí)，計(jì)算周期信號(hào)Time為對(duì)輸入的脈沖周期值信號(hào)進(jìn)行求和的信號(hào)，將脈沖個(gè)數(shù)信號(hào)Num與計(jì)算周期信號(hào)Time輸出至除法器一進(jìn)行除法操作，并將自加器一與自加器二都清零。若脈沖周期值信號(hào)大于計(jì)算周期預(yù)設(shè)值時(shí)，則脈沖個(gè)數(shù)信號(hào)Num為1，計(jì)算周期信號(hào)Time為當(dāng)前的脈沖周期信號(hào)，并將脈沖個(gè)數(shù)信號(hào)Num與計(jì)算周期信號(hào)Time輸出至除法器一進(jìn)行除法操作，并將自加器一與自加器二都清零。除法器一的輸出信號(hào)經(jīng)由濾波器進(jìn)行濾波后輸出脈沖頻率信號(hào)。作為本發(fā)明一種電機(jī)速度計(jì)算裝置技術(shù)方案的進(jìn)一步改進(jìn)，零速判定模塊包括計(jì)時(shí)器四和比較器四，來(lái)自脈沖選擇模塊的脈沖輸入信號(hào)輸入零速判定模塊，計(jì)時(shí)器四對(duì)脈沖輸入信號(hào)的上升沿進(jìn)行捕捉，計(jì)時(shí)器四的輸出計(jì)時(shí)信號(hào)與預(yù)設(shè)的最大脈沖周期信號(hào)在比較器四中進(jìn)行比較，在最大脈沖周期內(nèi)沒有接收到脈沖的上升沿后，即認(rèn)為是無(wú)脈沖輸入，并判定此時(shí)的速度為零，當(dāng)前速度傳感器無(wú)脈沖輸出，并輸出零速標(biāo)識(shí)。
作為本發(fā)明一種電機(jī)速度計(jì)算裝置技術(shù)方案的進(jìn)一步改進(jìn)，占空比計(jì)算模塊包括脈沖高電平計(jì)時(shí)器、脈沖周期計(jì)時(shí)器和除法器二，來(lái)自脈沖選擇模塊的脈沖輸入信號(hào)輸入占空比計(jì)算模塊，脈沖高電平計(jì)時(shí)器根據(jù)輸入的脈沖輸入信號(hào)計(jì)算脈沖的高電平時(shí)間，脈沖周期計(jì)時(shí)器根據(jù)輸入的脈沖輸入信號(hào)計(jì)算脈沖的周期，由除法器二將來(lái)自脈沖高電平計(jì)時(shí)器的脈沖高電平時(shí)間信號(hào)與來(lái)自脈沖周期計(jì)時(shí)器的脈沖周期信號(hào)進(jìn)行除法運(yùn)算，得到脈沖輸入信號(hào)的占空比。通過實(shí)施上述本發(fā)明一種電機(jī)速度計(jì)算裝置的技術(shù)方案，具有以下技術(shù)效果
(1)本發(fā)明可同時(shí)處理多達(dá)數(shù)十路數(shù)的脈沖式速度信號(hào)處理，且接收的脈沖頻率范圍寬，輸出的速度值誤差極?。?br> (2)本發(fā)明可處理的輸入脈沖頻率范圍為0.f500KHz，能夠滿足絕大多數(shù)的工程需求，具備更高的適用性；
(3)本發(fā)明可同時(shí)處理的輸入脈沖數(shù)量為f16路，并在硬件可以支持的條件下進(jìn)行擴(kuò)展，具備更高的實(shí)用性和性價(jià)比；·
(4)本發(fā)明輸出的速度值誤差很小，在輸入脈沖頻率為IOKHz時(shí)的實(shí)測(cè)誤差為0.005%,具備極高的精確性和分辨率；
(5)本發(fā)明具備速度方向判定功能；
(6)本發(fā)明具備零速判定功能；
(7)本發(fā)明具備脈沖占空比計(jì)算功能；
(8)本發(fā)明將速度信號(hào)濾波、速度值計(jì)算、速度零速判定、速度方向判定、脈沖占空比計(jì)算等功能用硬件描述語(yǔ)言模塊化的集成在FPGA上，可以有效利用FPGA資源豐富，具有高速處理、并行運(yùn)算、模塊化設(shè)計(jì)的能力，同時(shí)具備更高的穩(wěn)定性、保密性和集成度。


為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I是本發(fā)明電機(jī)速度計(jì)算裝置一種具體實(shí)施方式
的系統(tǒng)結(jié)構(gòu)框圖。圖2是本發(fā)明電機(jī)速度計(jì)算裝置一種具體實(shí)施方式
低通濾波模塊的工作時(shí)序圖。圖3是本發(fā)明電機(jī)速度計(jì)算裝置一種具體實(shí)施方式
方向判定模塊的工作時(shí)序圖。圖4是本發(fā)明電機(jī)速度計(jì)算裝置一種具體實(shí)施方式
脈沖選擇模塊的結(jié)構(gòu)原理框圖。圖5是本發(fā)明電機(jī)速度計(jì)算裝置一種具體實(shí)施方式
頻率計(jì)算模塊的結(jié)構(gòu)原理框圖。圖6是一種具備方向指示功能的速度傳感器的工作波形示意圖。圖7是本發(fā)明電機(jī)速度計(jì)算裝置一種具體實(shí)施方式
零速判定模塊的結(jié)構(gòu)原理框圖。圖8是本發(fā)明電機(jī)速度計(jì)算裝置一種具體實(shí)施方式
占空比計(jì)算模塊的結(jié)構(gòu)原理框圖。
圖中1-低通濾波模塊，2-脈沖選擇模塊，3-方向判定模塊，4-頻率計(jì)算模塊，5-零速判定模塊，6-占空比計(jì)算模塊，7-數(shù)據(jù)輸出模塊，31-脈沖合成器，32-計(jì)時(shí)器一，33-計(jì)時(shí)器二，34-比較器一，401-計(jì)時(shí)器三，402-鎖存器一，403-鎖存器二，404-比較器二，405-比較器三，406-自加器一，407-自加器二，408-減法器，409-除法器一，410-濾波器，51-計(jì)時(shí)器四，52-比較器四，61-脈沖高電平計(jì)時(shí)器，62-脈沖周期計(jì)時(shí)器，63-除法器
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具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。 如附圖I至附圖8所示，給出了本發(fā)明一種電機(jī)速度計(jì)算裝置的具體實(shí)施例，下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。如附圖I所示的一種電機(jī)速度計(jì)算裝置的具體實(shí)施方式
，包括低通濾波模塊I、脈沖選擇模塊2、方向判定模塊3、頻率計(jì)算模塊4、零速判定模塊5、占空比計(jì)算模塊6和數(shù)據(jù)輸出模塊7。來(lái)自電機(jī)的速度傳感器輸出的一組速度脈沖，脈沖輸入A和脈沖輸入B輸入低通濾波模塊I進(jìn)行濾波，經(jīng)過濾波處理的脈沖輸入A和脈沖輸入B均分別輸出至方向判定模塊3和脈沖選擇模塊2。方向判定模塊3根據(jù)脈沖輸入A和脈沖輸入B的相位差判斷出當(dāng)前的速度方向，并將方向信號(hào)輸出至數(shù)據(jù)輸出模塊7。脈沖選擇模塊2從脈沖輸入A和脈沖輸入B兩個(gè)脈沖中選擇出一個(gè)適合計(jì)算的脈沖分別輸出至頻率計(jì)算模塊4、零速判定模塊5，以及占空比計(jì)算模塊6。零速判定模塊5負(fù)責(zé)判定當(dāng)前的速度傳感器無(wú)輸出脈沖時(shí)，輸出零速標(biāo)識(shí)至數(shù)據(jù)輸出模塊7。頻率計(jì)算模塊4負(fù)責(zé)計(jì)算并輸出脈沖頻率至數(shù)據(jù)輸出模塊7。占空比計(jì)算模塊6負(fù)責(zé)計(jì)算并輸出當(dāng)前脈沖的占空比信號(hào)至數(shù)據(jù)輸出模塊7。作為一種較佳的實(shí)施方式，電機(jī)速度計(jì)算裝置進(jìn)一步基于FPGA (FieldProgrammable Gate Array,現(xiàn)場(chǎng)可編程門陣列)進(jìn)行設(shè)計(jì),脈沖輸入A和脈沖輸入B為速度傳感器輸出的一組速度脈沖。脈沖輸入A和脈沖輸入B從FPGA的IO管腳輸入至FPGA內(nèi)部的低通濾波模塊I進(jìn)行濾波。由于在實(shí)際工程應(yīng)用時(shí)存在電磁環(huán)境惡劣，速度傳感器至控制系統(tǒng)傳輸距離較長(zhǎng)等諸多不利因素，速度脈沖在傳輸過程中會(huì)因外界干擾而產(chǎn)生高頻的毛刺。這些毛刺會(huì)嚴(yán)重影響計(jì)算的準(zhǔn)確性，如附圖2所示，本發(fā)明具體實(shí)施方式
所描述的技術(shù)方案使用低通濾波模塊I來(lái)去除毛刺。其中，t為最小可以通過的脈沖-高電平或者低電平寬度。由于采用了基于FPGA用硬件描述語(yǔ)言完成電機(jī)速度計(jì)算裝置的設(shè)計(jì)，使得本發(fā)明具體實(shí)施方式
所描述的技術(shù)方案具有很高的穩(wěn)定性與高效性，且有更高的保密性?；贔PGA所具備的靈活的結(jié)構(gòu)和強(qiáng)大的處理能力，本發(fā)明能夠完全同步的接收并計(jì)算處理較多路輸入脈沖，同時(shí)具備極高的準(zhǔn)確性，實(shí)際最高計(jì)算精度可達(dá)0. 005%?；诳涩F(xiàn)場(chǎng)編程及模塊化設(shè)計(jì)功能，使得本發(fā)明可輕松的移植到新的設(shè)計(jì)。經(jīng)過低通濾波模塊I濾波的脈沖輸入A和脈沖輸入B進(jìn)一步輸入脈沖選擇模塊2，脈沖選擇模塊2按照以下規(guī)則選擇出一個(gè)適合計(jì)算的脈沖分別輸出至頻率計(jì)算模塊4、零速判定模塊5，以及占空比計(jì)算模塊6 當(dāng)脈沖輸入A和脈沖輸入B同時(shí)存在時(shí),脈沖選擇模塊2輸出脈沖輸入A ；
當(dāng)脈沖輸入A正常,脈沖輸入B丟失時(shí),脈沖選擇模塊2輸出脈沖輸入A ；
當(dāng)脈沖輸入B正常,脈沖輸入A丟失時(shí),脈沖選擇模塊2輸出脈沖輸入B。很多速度傳感器具備方向指示功能，該功能一般通過輸出兩個(gè)有相位關(guān)系的脈沖實(shí)現(xiàn)，如JT-2007-027D_JD118A型速度傳感器規(guī)定當(dāng)信號(hào)A在前，信號(hào)B在后時(shí)有“A轉(zhuǎn)向”，反之有“B轉(zhuǎn)向”，如附圖6所示。為了正確地判別速度方向，并避開占空比和相位差帶來(lái)的影響，方向判定模塊3還進(jìn)一步包括脈沖合成器31、計(jì)時(shí)器一 32、計(jì)時(shí)器二 33和比較器一 34。本發(fā)明首先設(shè)置一個(gè)脈沖合成器31，它的時(shí)序圖如附圖3所示。脈沖合成器31在輸入系統(tǒng)時(shí)鐘的上升沿判斷脈沖輸入A是否在上個(gè)系統(tǒng)時(shí)鐘周期內(nèi)出現(xiàn)了上升沿，若是則合成脈沖輸出轉(zhuǎn)為高電平。若脈沖輸入B在上個(gè)系統(tǒng)時(shí)鐘周期內(nèi)出現(xiàn)了上升沿，則合成脈沖輸出轉(zhuǎn)為低電平。計(jì)時(shí)器一 32計(jì)算合成脈沖輸出的高電平時(shí)間，計(jì)時(shí)器二 33計(jì)算脈沖輸入A的周期。脈沖輸入A的周期縮小一半后再通過比較器一 34與合成脈沖輸出的高 電平時(shí)間進(jìn)行比較，若脈沖輸入A周期的一半小于合成脈沖輸出的高電平時(shí)間，則說(shuō)明合成脈沖輸出的占空比大于50%,則通過比較器一 34輸出A轉(zhuǎn)向信號(hào)。若脈沖輸入A周期的一半大于合成脈沖輸出的高電平時(shí)間，則通過比較器一 34輸出B轉(zhuǎn)向信號(hào)。FPGA實(shí)現(xiàn)原理圖如附圖4所示。頻率計(jì)算模塊4是整個(gè)發(fā)明技術(shù)方案的核心部分，主要用以實(shí)現(xiàn)脈沖頻率的計(jì)算功能。其原理圖如附圖5所示。頻率計(jì)算模塊4還進(jìn)一步包括計(jì)時(shí)器三401、鎖存器一 402、 鎖存器二 403、比較器二 404、比較器三405、自加器一 406、自加器二 407、減法器408、除法器一 409、濾波器410和若干個(gè)的多路選擇器MUX。多路選擇器包括第一多路選擇器MUX1、第二多路選擇器MUX2和第三多路選擇器MUX3。來(lái)自脈沖選擇模塊2的脈沖輸入信號(hào)輸入頻率計(jì)算模塊4，當(dāng)脈沖輸入信號(hào)的上升沿到來(lái)后，由計(jì)時(shí)器三401進(jìn)行計(jì)數(shù)，鎖存器一 402將計(jì)時(shí)器三401的計(jì)時(shí)值作為此次脈沖的周期進(jìn)行鎖存，鎖存器二 403將上一個(gè)脈沖的周期進(jìn)行鎖存。當(dāng)下一個(gè)脈沖輸入信號(hào)輸入時(shí)重啟計(jì)時(shí)器三401，進(jìn)行下一次計(jì)時(shí)。鎖存器一402中的值與鎖存器二 403中的值在減法器408中相減作為比較，如果比較值大于一個(gè)預(yù)設(shè)的最大變化周期限值，則由第一多路選擇器MUXl輸出的脈沖周期值信號(hào)Period為鎖存器二 403的值，如果比較值小于一個(gè)預(yù)設(shè)的最大變化周期限值，則由第一多路選擇器MUXl輸出的脈沖周期值信號(hào)Period為鎖存器一 402的值。脈沖周期值信號(hào)Period與計(jì)算周期預(yù)設(shè)值在比較器二 404中進(jìn)行比較，若脈沖周期值信號(hào)小于計(jì)算周期預(yù)設(shè)值，自加器二 407將輸入的脈沖周期值信號(hào)進(jìn)行求和，自加器一 406加I。當(dāng)輸入的脈沖周期值信號(hào)求和值大于計(jì)算周期預(yù)設(shè)值時(shí)，計(jì)算周期信號(hào)Time為對(duì)輸入的脈沖周期值信號(hào)進(jìn)行求和的信號(hào)，將由第二多路選擇器MUX2輸出的脈沖個(gè)數(shù)信號(hào)Num與由第三多路選擇器MUX3輸出的計(jì)算周期信號(hào)Time輸出至除法器一 409進(jìn)行除法操作，并將自加器一 406與自加器二 407都清零。若脈沖周期值信號(hào)大于計(jì)算周期預(yù)設(shè)值時(shí)，則脈沖個(gè)數(shù)信號(hào)Num為I，計(jì)算周期信號(hào)Time為當(dāng)前的脈沖周期信號(hào)，并將由第二多路選擇器MUX2輸出的脈沖個(gè)數(shù)信號(hào)Num與由第三多路選擇器MUX3輸出的計(jì)算周期信號(hào)Time輸出至除法器一 409進(jìn)行除法操作，并將自加器一406 (自加器一 406中為脈沖個(gè)數(shù)信號(hào)Num)與自加器二 407 (自加器二 407中為計(jì)算周期信號(hào)Time)都清零。除法器一 409的輸出信號(hào)經(jīng)由濾波器410進(jìn)行濾波后輸出脈沖頻率信號(hào)。
零速判定模塊5負(fù)責(zé)判定當(dāng)前的速度傳感器無(wú)脈沖輸出時(shí)輸出零速標(biāo)識(shí)。在本發(fā)明的具體實(shí)施方式
中設(shè)置了一個(gè)最大脈沖周期，在最大脈沖周期內(nèi)沒有接收到脈沖的上升沿后，即認(rèn)為是無(wú)脈沖輸入，并判定此時(shí)的速度為零，輸出零速標(biāo)識(shí)，其原理如附圖7所示。零速判定模塊5還進(jìn)一步包括計(jì)時(shí)器四51和比較器四52。來(lái)自脈沖選擇模塊2的脈沖輸入信號(hào)輸入零速判定模塊5，計(jì)時(shí)器四51對(duì)脈沖輸入信號(hào)的上升沿進(jìn)行捕捉，計(jì)時(shí)器四51的輸出計(jì)時(shí)信號(hào)與預(yù)設(shè)的最大脈沖周期信號(hào)在比較器四52中進(jìn)行比較，在最大脈沖周期內(nèi)沒有接收到脈沖的上升沿后，即認(rèn)為是無(wú)脈沖輸入，并判定此時(shí)的速度為零，當(dāng)前速度傳感器無(wú)脈沖輸出，并輸出零速標(biāo)識(shí)。占空比計(jì)算模塊6的功能是實(shí)時(shí)計(jì)算脈沖輸入信號(hào)的每個(gè)周期時(shí)間及高電平時(shí)間，將高電平時(shí)間除以周期即可得到占空比，其原理如附圖8所示。占空比計(jì)算模塊6還進(jìn)一步包括脈沖高電平計(jì)時(shí)器61、脈沖周期計(jì)時(shí)器62和除法器二 63，來(lái)自脈沖選擇模塊2的脈沖輸入信號(hào)輸入占空比計(jì)算模塊6。脈沖高電平計(jì)時(shí)器61根據(jù)輸入的脈沖輸入信號(hào)計(jì)算脈沖的高電平時(shí)間，脈沖周期計(jì)時(shí)器62根據(jù)輸入的脈沖輸入信號(hào)計(jì)算脈沖的周期，由除法器二 63將來(lái)自脈沖高電平計(jì)時(shí)器61的脈沖高電平時(shí)間信號(hào)與來(lái)自脈沖周期計(jì)時(shí)器62的 脈沖周期信號(hào)進(jìn)行除法運(yùn)算，得到脈沖輸入信號(hào)的占空比。在附圖4、5、7、8中的信號(hào)定義如下CLK為時(shí)鐘信號(hào)，Input為輸入信號(hào)，Output為輸出信號(hào)，Reset為復(fù)位信號(hào)，Start為開始信號(hào)，Enable為使能信號(hào)，Update為更新信號(hào)。本發(fā)明使用FPGA和硬件描述語(yǔ)言來(lái)完成設(shè)計(jì)，并將所有的算法轉(zhuǎn)變?yōu)橛布娐饭袒贔PGA上，具備較高的實(shí)時(shí)性、準(zhǔn)確性和穩(wěn)定性。本發(fā)明使用FPGA進(jìn)行計(jì)算，它具備完全的并行性，且在FPGA內(nèi)部資源充足的情況下，可在0. r500KHz頻率范圍內(nèi)同時(shí)進(jìn)行多達(dá)數(shù)十路數(shù)輸入脈沖的計(jì)算。本發(fā)明使用FPGA的觸發(fā)器模塊進(jìn)行脈沖捕捉，可以輕松的并行捕捉多路輸入脈沖。本發(fā)明在速度傳感器具備相應(yīng)功能的基礎(chǔ)上支持速度方向判定、零速判定功能和脈沖占空比計(jì)算功能。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同替換、等效變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種電機(jī)速度計(jì)算裝置，其特征在于，包括低通濾波模塊(I)、脈沖選擇模塊(2)、方向判定模塊(3)、頻率計(jì)算模塊(4)、零速判定模塊(5)、占空比計(jì)算模塊(6)和數(shù)據(jù)輸出模塊(7);來(lái)自電機(jī)的速度傳感器輸出的一組速度脈沖信號(hào)脈沖輸入A和脈沖輸入B輸入低通濾波模塊(I)進(jìn)行濾波，經(jīng)過濾波處理的脈沖輸入A和脈沖輸入B均分別輸出至方向判定模塊(3)和脈沖選擇模塊(2);所述方向判定模塊(3)根據(jù)脈沖輸入A和脈沖輸入B的相位差判斷出當(dāng)前的速度方向，并將方向信號(hào)輸出至數(shù)據(jù)輸出模塊(7);所述脈沖選擇模塊(2)從脈沖輸入A和脈沖輸入B兩個(gè)脈沖中選擇出一個(gè)適合計(jì)算的脈沖分別輸出至頻率計(jì)算模塊(4)、零速判定模塊(5)，以及占空比計(jì)算模塊(6);所述零速判定模塊(5)負(fù)責(zé)判定當(dāng)前的速度傳感器無(wú)輸出脈沖時(shí)，輸出零速標(biāo)識(shí)至數(shù)據(jù)輸出模塊(7);所述頻率計(jì)算模塊(4)負(fù)責(zé)計(jì)算并輸出脈沖頻率至數(shù)據(jù)輸出模塊(7);所述占空比計(jì)算模塊(6)負(fù)責(zé)計(jì)算并輸出當(dāng)前脈沖的占空比信號(hào)至數(shù)據(jù)輸出模塊(7)。
2.根據(jù)權(quán)利要求I所述的一種電機(jī)速度計(jì)算裝置，其特征在于所述電機(jī)速度計(jì)算裝置基于FPGA進(jìn)行設(shè)計(jì)，脈沖輸入A和脈沖輸入B從所述FPGA的IO管腳輸入至FPGA內(nèi)部的低通濾波模塊(I)進(jìn)行濾波。
3.根據(jù)權(quán)利要求2所述的一種電機(jī)速度計(jì)算裝置，其特征在于經(jīng)過低通濾波模塊(I)濾波的脈沖輸入A和脈沖輸入B輸入脈沖選擇模塊(2)，所述脈沖選擇模塊(2)按照以下規(guī)則選擇出一個(gè)適合計(jì)算的脈沖分別輸出至頻率計(jì)算模塊(4)、零速判定模塊(5)，以及占空比計(jì)算模塊(6) 當(dāng)脈沖輸入A和脈沖輸入B同時(shí)存在時(shí),脈沖選擇模塊(2)輸出脈沖輸入A ； 當(dāng)脈沖輸入A正常,脈沖輸入B丟失時(shí),脈沖選擇模塊(2)輸出脈沖輸入A ； 當(dāng)脈沖輸入B正常,脈沖輸入A丟失時(shí),脈沖選擇模塊(2)輸出脈沖輸入B。
4.根據(jù)權(quán)利要求I至3中任一權(quán)利要求所述的一種電機(jī)速度計(jì)算裝置，其特征在于所述方向判定模塊(3)包括脈沖合成器(31)、計(jì)時(shí)器一(32)、計(jì)時(shí)器二(33)和比較器一(34);脈沖合成器(31)在輸入系統(tǒng)時(shí)鐘的上升沿判斷脈沖輸入A是否在上個(gè)系統(tǒng)時(shí)鐘周期內(nèi)出現(xiàn)了上升沿，若是則合成脈沖輸出轉(zhuǎn)為高電平；若脈沖輸入B在上個(gè)系統(tǒng)時(shí)鐘周期內(nèi)出現(xiàn)了上升沿，則合成脈沖輸出轉(zhuǎn)為低電平；計(jì)時(shí)器一(32)計(jì)算合成脈沖輸出的高電平時(shí)間，計(jì)時(shí)器二(33)計(jì)算脈沖輸入A的周期，脈沖輸入A的周期縮小一半后再通過比較器一(34)與合成脈沖輸出的高電平時(shí)間進(jìn)行比較，若脈沖輸入A周期的一半小于合成脈沖輸出的高電平時(shí)間，則說(shuō)明合成脈沖輸出的占空比大于50%，則通過比較器一(34 )輸出A轉(zhuǎn)向信號(hào)；若脈沖輸入A周期的一半大于合成脈沖輸出的高電平時(shí)間，則通過比較器一(34)輸出B轉(zhuǎn)向信號(hào)。
5.根據(jù)權(quán)利要求4所述的一種電機(jī)速度計(jì)算裝置，其特征在于所述頻率計(jì)算模塊(4)包括計(jì)時(shí)器三(401)、鎖存器一(402)、鎖存器二(403)、比較器二(404)、比較器三(405)、自加器一(406)、自加器二(407)、減法器(408)、除法器一(409)、濾波器(410)和多路選擇器，多路選擇器包括第一多路選擇器(MUXl);來(lái)自脈沖選擇模塊(2)的脈沖輸入信號(hào)輸入頻率計(jì)算模塊(4)，當(dāng)脈沖輸入信號(hào)的上升沿到來(lái)后，由計(jì)時(shí)器三(401)進(jìn)行計(jì)數(shù)，所述鎖存器一(402)將計(jì)時(shí)器三(401)的計(jì)時(shí)值作為此次脈沖的周期進(jìn)行鎖存，所述鎖存器二(403)將上一個(gè)脈沖的周期進(jìn)行鎖存；當(dāng)下一個(gè)脈沖輸入信號(hào)輸入時(shí)重啟計(jì)時(shí)器三(401)，進(jìn)行下一次計(jì)時(shí)；鎖存器一(402)中的值與鎖存器二(403)中的值在減法器(408)中相減作為比較，如果比較值大于一個(gè)預(yù)設(shè)的最大變化周期限值，則由第一多路選擇器(MUXl)輸出的脈沖周期值信號(hào)Period為鎖存器二(403)的值；如果比較值小于一個(gè)預(yù)設(shè)的最大變化周期限值，則由第一多路選擇器(MUXl)輸出的脈沖周期值信號(hào)Period為鎖存器一(402)的值；脈沖周期值信號(hào)Period與計(jì)算周期預(yù)設(shè)值在比較器二(404)中進(jìn)行比較，若脈沖周期值信號(hào)小于計(jì)算周期預(yù)設(shè)值，所述自加器二(407)將輸入的脈沖周期值信號(hào)進(jìn)行求和，所述自加器一(406)加I ;當(dāng)輸入的脈沖周期值信號(hào)求和值大于計(jì)算周期預(yù)設(shè)值時(shí)，計(jì)算周期信號(hào)Time為對(duì)輸入的脈沖周期值信號(hào)進(jìn)行求和的信號(hào)，將脈沖個(gè)數(shù)信號(hào)Num與計(jì)算周期信號(hào)Time輸出至除法器一(409 )進(jìn)行除法操作，并將自加器一(406 )與自加器二( 407 )都清零；若脈沖周期值信號(hào)大于計(jì)算周期預(yù)設(shè)值時(shí)，則脈沖個(gè)數(shù)信號(hào)Num為I，計(jì)算周期信號(hào)Time為當(dāng)前的脈沖周期信號(hào)，并將脈沖個(gè)數(shù)信號(hào)Num與計(jì)算周期信號(hào)Time輸出至除法器一(409)進(jìn)行除法操作，并將自加器一(406 )與自加器二( 407 )都清零；所述除法器一(409 )的輸出信號(hào)經(jīng)由濾波器(410)進(jìn)行濾波后輸出脈沖頻率信號(hào)。
6.根據(jù)權(quán)利要求5所述的一種電機(jī)速度計(jì)算裝置，其特征在于所述零速判定模塊(5)包括計(jì)時(shí)器四(51)和比較器四(52)，來(lái)自脈沖選擇模塊(2)的脈沖輸入信號(hào)輸入零速判定 模塊(5)，計(jì)時(shí)器四(51)對(duì)脈沖輸入信號(hào)的上升沿進(jìn)行捕捉，計(jì)時(shí)器四(51)的輸出計(jì)時(shí)信號(hào)與預(yù)設(shè)的最大脈沖周期信號(hào)在比較器四(52)中進(jìn)行比較，在最大脈沖周期內(nèi)沒有接收到脈沖的上升沿后，即認(rèn)為是無(wú)脈沖輸入，并判定此時(shí)的速度為零，當(dāng)前速度傳感器無(wú)脈沖輸出，并輸出零速標(biāo)識(shí)。
7.根據(jù)權(quán)利要求6所述的一種電機(jī)速度計(jì)算裝置，其特征在于所述占空比計(jì)算模塊(6)包括脈沖高電平計(jì)時(shí)器(61)、脈沖周期計(jì)時(shí)器(62)和除法器二(63)，來(lái)自脈沖選擇模塊(2)的脈沖輸入信號(hào)輸入占空比計(jì)算模塊(6)，所述脈沖高電平計(jì)時(shí)器(61)根據(jù)輸入的脈沖輸入信號(hào)計(jì)算脈沖的高電平時(shí)間，所述脈沖周期計(jì)時(shí)器(62)根據(jù)輸入的脈沖輸入信號(hào)計(jì)算脈沖的周期，由除法器二(63)將來(lái)自脈沖高電平計(jì)時(shí)器(61)的脈沖高電平時(shí)間信號(hào)與來(lái)自脈沖周期計(jì)時(shí)器(62)的脈沖周期信號(hào)進(jìn)行除法運(yùn)算，得到脈沖輸入信號(hào)的占空比。
全文摘要
本發(fā)明公開了一種電機(jī)速度計(jì)算裝置，速度傳感器輸出的一組速度脈沖，脈沖輸入A和脈沖輸入B輸入低通濾波模塊進(jìn)行濾波后分別送入方向判定模塊和脈沖選擇模塊。方向判定模塊根據(jù)脈沖輸入A和脈沖輸入B的相位差判斷出當(dāng)前的速度方向，脈沖選擇模塊從脈沖輸入A和脈沖輸入B兩個(gè)脈沖中選擇出一個(gè)適合計(jì)算的脈沖輸出至頻率計(jì)算模塊、零速判定模塊，以及占空比計(jì)算模塊。零速判定模塊負(fù)責(zé)判定當(dāng)前的速度傳感器無(wú)輸出脈沖時(shí)輸出零速標(biāo)識(shí)。頻率計(jì)算模塊負(fù)責(zé)計(jì)算并輸出脈沖頻率。占空比計(jì)算模塊負(fù)責(zé)計(jì)算并輸出當(dāng)前脈沖的占空比信號(hào)。本發(fā)明解決了現(xiàn)有技術(shù)存在的實(shí)時(shí)性、準(zhǔn)確性和穩(wěn)定性不高，不適用于多路輸入信號(hào)處理和并行運(yùn)算功能的技術(shù)問題。
文檔編號(hào)G06F19/00GK102750451SQ20121022410
公開日2012年10月24日 申請(qǐng)日期2012年7月2日 優(yōu)先權(quán)日2012年7月2日
發(fā)明者倪大成, 馮江華, 劉可安, 劉良杰, 徐紹龍, 董平, 邱岳峰 申請(qǐng)人:株洲南車時(shí)代電氣股份有限公司