專利名稱：一種模減法器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種減法器的設(shè)計(jì)。
背景技術(shù)：
在介紹減法器之前,先對余數(shù)系統(tǒng)(RNS, Residue Number Systems)做一說明。余數(shù)系統(tǒng)RNS是一種通過一組兩兩互質(zhì)余數(shù)基的余數(shù)來描述數(shù)字的數(shù)值表征系統(tǒng)。由Im1, m2，…，mL}組成的L個(gè)余數(shù)基，整數(shù)X，O≤X〈M，其中M=Hi1 Xm2X…XmL，在RNS系統(tǒng)中有
唯一的表示方式為X=U1, x2，…，xj，其中〈A〉％表示X對于模Hii的余數(shù)。在余
數(shù)系統(tǒng)中兩個(gè)操作數(shù)進(jìn)行操作，操作符為Θ，可以定義為{ζ1； Z2, ...,Zj = U1, X2, ···, xL} Θ {y” y2,…，yL},其中，Zi = (χ,-Θγ,- ,這里 Θ 可
以是模加法，模減法或模乘法。在余數(shù)系統(tǒng)中這些算術(shù)運(yùn)算都是并行執(zhí)行的，而且處理的都是很小的余數(shù)而不是一個(gè)很大的數(shù)。對于余數(shù)基的選擇，{2n，2n_l，2n+l}是非常重要的運(yùn)算通道，得到了廣泛的應(yīng)用，因?yàn)楫?dāng)考慮areaXtime2時(shí)，它們提供了最有效的電路，并且在余數(shù)系統(tǒng)與二進(jìn)制的互轉(zhuǎn)過程中也是最有效的。由此可見，對于模(2n+l)減法器的研究是非常有意義的。由于余數(shù)系統(tǒng)運(yùn)算的特點(diǎn)，一般把減法轉(zhuǎn)化為加法來進(jìn)行運(yùn)算，對于模(2n+l)的
減法來說，設(shè) A 為被減數(shù)和 B 為減數(shù),有={a + B-{2"+1 - 1)〉2 +i ={-4 + ^ + i)2 +i，
直接進(jìn)行j + 5 + l的運(yùn)算，運(yùn)算結(jié)果會溢出，也就是運(yùn)算結(jié)果有大于等于2n+l的情況，進(jìn)行一次修正結(jié)果同樣會溢出，需要再進(jìn)行一次修正。修正一般是通過加法完成，整個(gè)過程相當(dāng)于需要三次加法，因此比較耗費(fèi)資源，而且三次加法運(yùn)算都在關(guān)鍵路徑上，使得運(yùn)算速度很低。

發(fā)明內(nèi)容
本發(fā)明的目的是為了解決現(xiàn)有的面向模(2n+l)減法器耗費(fèi)資源，速度較低的問題，提出了一種模(2n+l)減法器。本發(fā)明的技術(shù)方案是一種模(2n+l)減法器,包括n位反相器,第位反相器，第二一位反相器，二輸入與非門，二輸入或非門，第一 η位二進(jìn)制加法器和第二 η位二進(jìn)制加法；設(shè)A和B為所述模(2η+1)減法器的輸入，其中，A為被減數(shù)，B為減數(shù)，共有η+1位，分別為[η:0]，Υ為所述模(2η+1)減法器的輸出，共有η+1位，為[η:0]，其中A[u:v]，B[u:v]和Y[u: V]分別表示A、B和Y的第V位到第u位對應(yīng)的數(shù)，具體連接關(guān)系如下所述η位反相器的輸入端用于輸入所述模(2η+1)減法器的輸入減數(shù)B的低η位，即Β[η-1:0],所述η位反相器的輸出為"[/ - 1:0];所述第一一位反相器的輸入端用于輸入所述模(2η+1)減法器的減數(shù)B的最高位，即B [η]，所述第一一位反相器的輸出為
所述二輸入與非門的兩個(gè)輸入端分別用于輸入所述模(2n+l)減法器的被減數(shù)A的最高位A [η]和第位反相器的輸出，所述二輸入與非門的輸出為T ；所述二輸入或非門的兩個(gè)輸入端分別用于輸入所述模(2η+1)減法器的被減數(shù)A的最高位A [η]和第位反相器的輸出B[n]，所述二輸入或非門的輸出為W ；所述第一加法器的加數(shù)輸入端用于輸入所述模(2n+l)減法器的被減數(shù)A的低η位Α[η-1:0]和η位反相器的輸出-I: O]，所述第一加法器的進(jìn)位輸入端用于輸入所述二輸入與非門的輸出Τ,所述第一加法器的輸出端用于輸出R[n:0]；所述第二一位反相器的輸入 端用于輸入所述第一加法器的輸出R[n:0]的最高位，即R[n],所述第二一位反相器的輸出為;所述第二加法器的加數(shù)輸入端用于輸入所述第一加法器的輸出R[n:0]的低η位R[n-1:0]和第二一位反相器的輸出兩《1，所述第二加法器的進(jìn)位輸入端用于輸入所述二輸入或非門的輸出W，所述第二加法器的輸出端用于輸出Υ[η:0]，即為所述模(2η+1)減法器的輸出。本發(fā)明的有益效果本發(fā)明的模(2η+1)減法器通過兩個(gè)減數(shù)的最高位簡單邏輯運(yùn)算產(chǎn)生預(yù)先修正信號，從而實(shí)現(xiàn)在第一次加法時(shí)就進(jìn)行相應(yīng)的修正處理，并在第二次修正時(shí)采用兩個(gè)減數(shù)的最高位產(chǎn)生的修正控制信號，從而減少了減法器運(yùn)算結(jié)果的修正次數(shù)，從三次減少為二次，從而減少了模(2η+1)減法器所耗費(fèi)的資源，并提高了其運(yùn)算速度。


圖I是本發(fā)明的模(2η+1)減法器結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖和具體的實(shí)施例對本發(fā)明作進(jìn)一步的闡述。本發(fā)明的模(2η+1)減法器結(jié)構(gòu)如圖I所示，其中，I為η位反相器，2為第一一位反相器，3為二輸入與非門，4為2輸入或非門，5為第一 η位加法器,6為第二一位反相器，7為第二 η位加法器；1的輸入為Β[η-1:0],輸出為； 2的輸入B [η],輸出為
; 3的輸入為Α[η]和鞏《],輸出為T ;4為的輸入為A [η]和方[ ]，輸出為W ;5的輸入為Α[η-1:0]、5[ -1:0]和Τ,輸出為R[n:0] ;6的輸入為R[n],輸出為Λ[η];7的輸入為R[n-1:0]、I ]和W，輸出為Y [η: O]。具體連接關(guān)系可參照發(fā)明內(nèi)容部分。這里，本發(fā)明的模(2η+1)減法器在第一次加法時(shí)就進(jìn)行相應(yīng)的修正處理，從而減少了減法器輸入結(jié)果的修正次數(shù)，從三次減少為二次。在本發(fā)明的實(shí)施中，可以采用硬件描述語言(VHDL或Verilog)按照本發(fā)明所提出的模(2η+1)減法器的結(jié)構(gòu)設(shè)計(jì)出所需的模(2η+1)減法器，便可進(jìn)行仿真和綜合；此減法器在一個(gè)時(shí)鐘周期內(nèi)可以完成所需運(yùn)算，簡單高速高效，計(jì)算機(jī)仿真顯示該減法器相對于現(xiàn)有的模(2η+1)減法器在面積和速度方面都有很大的提聞。本領(lǐng)域的普通技術(shù)人員將會意識到，這里所述的實(shí)施例是為了幫助讀者理解本發(fā)明的原理，應(yīng)被理解為發(fā)明的保護(hù)范圍并不局限于這樣的特別陳述和實(shí)施例。凡是根據(jù)上述描述做出各種可能的等同替換或改變，均被認(rèn)為屬于本發(fā)明的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種模(2n+l)減法器,包括n位反相器,第位反相器，第二一位反相器，二輸入與非門，二輸入或非門，第一 η位二進(jìn)制加法器和第二 η位二進(jìn)制加法； 設(shè)A和B為所述模(2η+1)減法器的輸入，其中，A為被減數(shù)，B為減數(shù)，共有η+1位，分別為[η:0]，Y為所述模(2η+1)減法器的輸出，共有η+1位，為[η:0]，其中A[u:v]，B[u:v]和Y[u: V]分別表示A、B和Y的第V位到第u位對應(yīng)的數(shù)，具體連接關(guān)系如下 所述η位反相器的輸入端用于輸入所述模(2η+1)減法器的輸入減數(shù)B的低η位，SPB [η-l: O]，所述η位反相器的輸出為萬[H -1:0]； 所述第一一位反相器的輸入端用于輸入所述模(2η+1)減法器的減數(shù)B的最高位，SPB [η]，所述第一一位反相器的輸出為 所述二輸入與非門的兩個(gè)輸入端分別用于輸入所述模(2n+l)減法器的被減數(shù)A的最高位A[n]和第位反相器的輸出/ [〃]，所述二輸入與非門的輸出為T ； 所述二輸入或非門的兩個(gè)輸入端分別用于輸入所述模(2n+l)減法器的被減數(shù)A的最高位A[n]和第一一位反相器的輸出i〃j所述二輸入或非門的輸出為W ; 所述第一加法器的加數(shù)輸入端用于輸入所述模(2n+l)減法器的被減數(shù)A的低η位Α[η-1:0]和η位反相器的輸出-1:0]，所述第一加法器的進(jìn)位輸入端用于輸入所述二輸入與非門的輸出Τ,所述第一加法器的緬出端用于輸出R[n:0]； 所述第二一位反相器的輸入端用于輸入所述第一加法器的輸出R[n:0]的最高位，SP尺[11]，所述第二一位反相器的輸出為互[ ]; 所述第二加法器的加數(shù)輸入端用于輸入所述第一加法器的輸出R[n:0]的低η位R[n-1:0]和第二一位反相器的輸出，所述第二加法器的進(jìn)位輸入端用于輸入所述二輸入或非門的輸出W，所述第二加法器的輸出端用于輸出Υ[η:0]，即為所述模(2η+1)減法器的輸出。
全文摘要
本發(fā)明公開了一種模(2n+1)減法器，具體包括n位反相器，第一一位反相器，第二一位反相器，二輸入與非門，二輸入或非門，第一n位二進(jìn)制加法器和第二n位二進(jìn)制加法。本發(fā)明的模(2n+1)減法器通過兩個(gè)減數(shù)的最高位簡單邏輯運(yùn)算產(chǎn)生預(yù)先修正信號，從而實(shí)現(xiàn)在第一次加法時(shí)就進(jìn)行相應(yīng)的修正處理，并在第二次修正時(shí)采用兩個(gè)減數(shù)的最高位產(chǎn)生的修正控制信號，從而減少了減法器運(yùn)算結(jié)果的修正次數(shù)，從三次減少為二次，從而減少了模(2n+1)減法器所耗費(fèi)的資源，并提高了運(yùn)算速度。
文檔編號G06F7/50GK102880445SQ20121026493
公開日2013年1月16日 申請日期2012年7月27日 優(yōu)先權(quán)日2012年7月27日
發(fā)明者李磊, 周璐, 戴然, 高園林, 張軍, 楊立, 周鵬飛, 周婉婷, 劉輝華 申請人:電子科技大學(xué)