專利名稱：優(yōu)化多管芯微處理器中的頻率和性能的方法、設(shè)備和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及優(yōu)化多管芯微處理器中的頻率和性能的方法、設(shè)備和系統(tǒng)。
背景技術(shù)：
本發(fā)明的實(shí)施例涉及微處理器的熱管理，更具體來(lái)說(shuō)，涉及經(jīng)由穿越多個(gè)管芯(die)復(fù)制狀態(tài)的串行鏈路來(lái)優(yōu)化多管芯微處理器的頻率和性能。在多核微處理器中，可能希望允許核(core)使用可用功率余量(h eadroom)來(lái)使性能為最高。在這類情況下，核可工作在高于制造商所規(guī)定的頻率和/或電壓。當(dāng)達(dá)到或超過目標(biāo)溫度時(shí)，則可使用過熱降頻(thermal throttling)來(lái)降低核的工作頻率和/或電壓。但是，過熱降頻在某些環(huán)境中可能不會(huì)進(jìn)行，例如在環(huán)境溫度十分低的情況下。在這種環(huán)境下，不存在可用于降低工作頻率和/或電壓的機(jī)制，而會(huì)允許處理器在某個(gè)不確定的時(shí)間量?jī)?nèi)以高于制造商所規(guī)定的頻率/電壓運(yùn)行。在這種情況下，功率傳送系統(tǒng)必須過度設(shè)計(jì)，以便供應(yīng)系統(tǒng)所需的額外的電力。隨著朝多管芯處理器的發(fā)展，各管芯不能輕易確定相對(duì)于空閑或活動(dòng)狀態(tài)的其它管芯的狀態(tài)。因此，這就妨礙了設(shè)置多管芯處理器的最佳頻率和性能。一種低效解決方案是布置專用信號(hào)線來(lái)發(fā)送和接收核功率狀態(tài)。然而，這種解決方案的成本直接與核的數(shù)量以及核功率狀態(tài)的數(shù)量成正比。

發(fā)明內(nèi)容
本發(fā)明提供一種具有第一座(site)和第二座的處理器，包括發(fā)送和接收所述第一座和第二座上的每個(gè)相應(yīng)核的功率狀態(tài)的接口 ；以及所述第一座中的頻率選擇邏輯，與所述接口耦合，從所述第二座接收每個(gè)相應(yīng)核的功率狀態(tài)，至少部分地根據(jù)所述第一座和第二座的各核的功率狀態(tài)來(lái)確定所述第一座和第二座上的各核的工作頻率。本發(fā)明還提供一種設(shè)備，包括從多座處理器接收多個(gè)核的功率狀態(tài)的接口 ；以及頻率選擇邏輯，至少部分地根據(jù)各核的功率狀態(tài)來(lái)確定所述多座處理器上的各核的工作頻率。本發(fā)明還提供一種系統(tǒng)，包括多座處理器，各座至少具有一個(gè)核；發(fā)送和接收所述多座處理器上的每個(gè)相應(yīng)核的功率狀態(tài)的接口 ；以及所述多座處理器的至少一個(gè)座中的頻率選擇邏輯，與所述接口耦合，從其它座接收每個(gè)相應(yīng)核的功率狀態(tài)，至少部分地根據(jù)各核的功率狀態(tài)來(lái)確定所述多座處理器上的各核的工作頻率。


通過以下結(jié)合附圖的詳細(xì)描述，能夠更好地了解本發(fā)明，附圖包括圖I是根據(jù)一些實(shí)施例的坐標(biāo)圖。圖2是根據(jù)一些實(shí)施例的坐標(biāo)圖。
圖3是根據(jù)一些實(shí)施例的設(shè)備的圖示。圖4是根據(jù)一些實(shí)施例的設(shè)備的圖示。圖5是根據(jù)一些實(shí)施例的設(shè)備的圖示。圖6是根據(jù)一些實(shí)施例的系統(tǒng)的圖示。圖7是根據(jù)一些實(shí)施例的流程圖的方法。
具體實(shí)施例方式為了便于說(shuō)明，以下描述中提出了大量細(xì)節(jié)，以便透徹地了解本發(fā)明的實(shí)施例。但是，本領(lǐng)域的技術(shù)人員清楚地知道，為了實(shí)施以下要求權(quán)利的本發(fā)明，這些具體細(xì)節(jié)不 是必要的。本發(fā)明的實(shí)施例涉及使用專用接口在多管芯微處理器中的多個(gè)核之間發(fā)送核狀態(tài)。雖然以下論述集中在雙核和四核處理器的實(shí)現(xiàn)，但是本領(lǐng)域的技術(shù)人員會(huì)理解，實(shí)施以下要求權(quán)利的本發(fā)明可支持還具有不同數(shù)量的核的多核處理器以及具有多個(gè)處理元件或邏輯元件的例如微控制器、專用集成芯片(ASIC)的任何集成芯片。本發(fā)明涉及并且可結(jié)合先前提交申請(qǐng)的實(shí)施例。該申請(qǐng)(代理機(jī)構(gòu)檔案號(hào)P23316)的標(biāo)題為 “A Method, Apparatus, and Sys tem for Increasing Single CorePerformance in Multi-core Microproces sor，，,序列號(hào)為 XXXXXXX。本文所使用的“單核加速模式(single core turbo mode) ”是多核微處理器的一種操作模式。當(dāng)多核微處理器處于單核加速模式中時(shí)，多核處理器可工作在更高的操作點(diǎn)，因此，至少一個(gè)核可以更高的工作頻率和/或電壓運(yùn)行，只要至少一個(gè)核保持空閑。因此，在單核加速模式中，一個(gè)或多個(gè)空閑核的功率和熱余量可用來(lái)提高非空閑的一個(gè)或多個(gè)核的工作頻率。圖I是根據(jù)一些實(shí)施例的坐標(biāo)圖。該圖的水平虛線表示所允許的最大管芯溫度，y軸表示管芯溫度，以及X軸表示具有活動(dòng)狀態(tài)的核的數(shù)量。在這個(gè)具體實(shí)施例中，處理器核工作在固定的最大頻率fa。活動(dòng)狀態(tài)指明核正處理某個(gè)操作，因此它是非空閑的。通常，當(dāng)處理器上的活動(dòng)核的數(shù)量增加時(shí)，所消耗的功率的范圍也增加。該圖表示出熱余量隨著活動(dòng)核的數(shù)量增加而降低。相反，熱余量的量隨著活動(dòng)核的數(shù)量減少而提高。以一個(gè)、兩個(gè)和三個(gè)活動(dòng)核為例，存在未利用的可容許的熱余量。圖2是根據(jù)一些實(shí)施例的坐標(biāo)圖。該圖的水平虛線表示所允許的最大管芯溫度，y軸表示管芯溫度，以及X軸表示具有活動(dòng)狀態(tài)的核的數(shù)量。在這個(gè)具體實(shí)施例中，處理器核至少部分地根據(jù)活動(dòng)核的數(shù)量而工作在不同的頻率，使得fa < fb < fc < fd。例如，頻率隨著活動(dòng)核的數(shù)量增加而降低。顯然，這允許提高性能，因?yàn)檫@個(gè)圖表由于缺少熱余量而與圖I不同?；顒?dòng)狀態(tài)指明核正處理某個(gè)操作，因此它是非空閑的。通常，當(dāng)處理器上的活動(dòng)核的數(shù)量增加時(shí)，所消耗的功率的范圍也增加。該圖表示出熱余量的量隨著活動(dòng)核的數(shù)量增加而降低。相反，熱余量的量隨著活動(dòng)核的數(shù)量減少而提高。如前面所述，隨著朝多管芯處理器的發(fā)展，各管芯不能輕易確定相對(duì)于空閑或活動(dòng)狀態(tài)的其它管芯的狀態(tài)。因此，這就妨礙了設(shè)置多管芯處理器的最佳頻率和性能。一種低效解決方案是布置專用信號(hào)線來(lái)發(fā)送和接收核功率狀態(tài)。然而，這種解決方案的成本直接與核的數(shù)量以及核功率狀態(tài)的數(shù)量成正比。本發(fā)明的實(shí)施例涉及使用專用接口在多管芯微處理器的多個(gè)核之間發(fā)送核狀態(tài)。以下幾個(gè)實(shí)施例論述帶專用接口的多核處理器，該專用接口用于在多管芯微處理器的多個(gè)核之間發(fā)送核狀態(tài)。圖3是根據(jù)一些實(shí)施例的設(shè)備的圖示。在這個(gè)實(shí)施例中，描繪了具有兩個(gè)雙核管芯104和108的四核處理器102。專用串行鏈路接口 106允許兩個(gè)雙核管芯，或座104、108傳遞其各自的核功率狀態(tài)，以便于設(shè)置兩個(gè)雙核管芯之間的最佳頻率。此外，在一個(gè)實(shí)施例中，各座上的核是相同的，并且具有它們自己的時(shí)鐘發(fā)生器PLL(鎖相環(huán))。在這個(gè)實(shí)施例中，即使在核位于分開的管芯上時(shí)，也允許多核處理器優(yōu)化其最大頻率。圖4是根據(jù)一些實(shí)施例的設(shè)備的圖示。在這個(gè)實(shí)施例中，描繪了具有單核管芯404和408的雙核處理器402。專用串行鏈路接口 406允許管芯傳遞其各自的核功率狀態(tài) ，以便于設(shè)置兩個(gè)管芯之間的最佳頻率。此外，在一個(gè)實(shí)施例中，各座上的核是相同的，并且具有它們自己的時(shí)鐘發(fā)生器PLL(鎖相環(huán))。在這個(gè)實(shí)施例中，即使在核位于分開的管芯時(shí)，也允許多核處理器優(yōu)化其最大頻率。圖5是根據(jù)一些實(shí)施例的設(shè)備的圖示。在這個(gè)實(shí)施例中，座501和503經(jīng)由接口502進(jìn)行通信。在一個(gè)實(shí)施例中，接口 502是串行接口。在另一個(gè)實(shí)施例中，串行接口是雙線接口，一條線用于發(fā)送而一條線用于接收。在這個(gè)實(shí)施例中，串行接口將包含本地核功率狀態(tài)和加速軟件模式狀態(tài)的數(shù)據(jù)分組轉(zhuǎn)換成串行流，并從一個(gè)座發(fā)送到另一個(gè)座。然后，接收座的頻率/電壓邏輯(504或505)至少部分地根據(jù)本地和遠(yuǎn)程核功率狀態(tài)以及加速軟件模式狀態(tài)，來(lái)確定兩個(gè)座的工作頻率。在一個(gè)實(shí)施例中，頻率/電壓邏輯利用如結(jié)合圖7所不的算法。在一個(gè)實(shí)施例中，頻率電壓邏輯位于多座處理器的各座中。在另一個(gè)實(shí)施例中，頻率電壓邏輯位于芯片組中。在又一個(gè)實(shí)施例中，頻率電壓邏輯位于功率控制器芯片中。圖6示出根據(jù)一些實(shí)施例的系統(tǒng)框圖。系統(tǒng)(800)至少包括多核處理器即CPU(801)、存儲(chǔ)控制器裝置(806)、I/O控制器裝置(818)以及一個(gè)或多個(gè)存儲(chǔ)器裝置(810)。注意，在一些實(shí)施例中，存儲(chǔ)控制器裝置和/或I/O控制器裝置可集成到CPU/處理器(801)中。多核處理器(801)包括至少兩個(gè)核，即核O (802)和核I (803)。在一些實(shí)施例中，處理器(801)可包括附加核。在包括多于兩個(gè)核的實(shí)施例中，僅允許一個(gè)核工作在加速模式，同時(shí)至少一個(gè)核為空閑，或者，可允許多個(gè)核工作在加速模式，同時(shí)多個(gè)核保持空閑。如以上結(jié)合交叉引用的申請(qǐng)所述，處理器(801)還包括加速模式邏輯(804)，以允許處理器的至少一個(gè)核工作在比保證的頻率更高的頻率，同時(shí)處理器的至少一個(gè)核為空閑。因此，當(dāng)一個(gè)核空閑時(shí)，可由另一個(gè)核使用可用功率和熱余量來(lái)使系統(tǒng)的整體性能提高或者為最聞。該系統(tǒng)還可包括網(wǎng)絡(luò)端口或接口(820)，并且可以能夠與有線或無(wú)線網(wǎng)絡(luò)(830)耦合。存儲(chǔ)控制器裝置(806)通過總線(807)與CPU(801)耦合。存儲(chǔ)控制器裝置(806)向CPU (801)提供對(duì)一個(gè)或多個(gè)存儲(chǔ)器裝置(810)的訪問權(quán)，存儲(chǔ)控制器裝置(806)通過存儲(chǔ)器總線(808)與一個(gè)或多個(gè)存儲(chǔ)器裝置(810)耦合。
圖形處理單元(812)可經(jīng)由總線(814)與存儲(chǔ)控制器裝置耦合。I/O控制器裝置(818)可通過總線(816)與存儲(chǔ)控制器裝置(806)耦合。I/O控制器裝置(818)可與能夠連接到網(wǎng)絡(luò)(830)的網(wǎng)絡(luò)端口(820)耦合。I/O控制器裝置(818)還可與大容量存儲(chǔ)設(shè)備(822)和/或非易失性存儲(chǔ)器(824)耦合。電池或其它電源(806)可向系統(tǒng)供電。這些組件共同形成系統(tǒng)(800)，它能夠支持由CPU(SOl)運(yùn)行機(jī)器可讀指令以及將包括指令的數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器裝置(810)中。圖7是根據(jù)一些實(shí)施例的流程圖的方法。在這個(gè)實(shí)施例中，該方法說(shuō)明關(guān)于兩個(gè)座處理器的頻率選擇，其中各座具有兩個(gè)核。但是，要求權(quán)利的主題并不局限于這個(gè)實(shí)施例。如圖4所示，各座可以僅具有一個(gè)核。此外，各座可根據(jù)應(yīng)用或其它因素來(lái)使用任何數(shù)量的核。在這個(gè)實(shí)施例中，通過本地核功率狀態(tài)以及經(jīng)由接口所接收的遠(yuǎn)程核 功率狀態(tài)來(lái)確定活動(dòng)核的數(shù)量。在第一判決框702，如果活動(dòng)核的數(shù)量為一，則對(duì)所有核所選的頻率為fa(框703)。否則，分析第二判決框704。如果活動(dòng)核的數(shù)量為二，則對(duì)所有核所選的頻率為fc(框705)。否則，分析判決框706。如果活動(dòng)核的數(shù)量為三，則對(duì)所有核所選的頻率為fb(框707)。否則，如果活動(dòng)核的數(shù)量為四，則對(duì)所有核所選的頻率為fa(框708)。在這個(gè)實(shí)施例中，頻率fd高于fc，頻率fc高于fb，以及頻率fb高于fa。這樣，公開了用于優(yōu)化多管芯微處理器中的頻率和性能的方法、設(shè)備及系統(tǒng)。在以上描述中，提出許多具體細(xì)節(jié)。但是要理解，即使沒有這些具體細(xì)節(jié)也可實(shí)施這些實(shí)施例。在其它情況下，沒有詳細(xì)示出眾所周知的電路、結(jié)構(gòu)和技術(shù)，以免影響對(duì)本描述的理解。參照具體示范實(shí)施例描述了這些實(shí)施例。但是，獲益于本公開的技術(shù)人員清楚地知道，在不背離本文所述實(shí)施例的廣義實(shí)質(zhì)及范圍的情況下，可對(duì)這些實(shí)施例進(jìn)行各種修改和變更。因此，說(shuō)明書和附圖要看作是說(shuō)明性而不是限制性的。
權(quán)利要求
1.一種處理器，包括 多個(gè)核；和 加速模式裝置，用于至少部分通過使所述多個(gè)核中至少一個(gè)核的工作頻率在所述多個(gè)核中至少一個(gè)其它核空閑的時(shí)段期間增加來(lái)實(shí)現(xiàn)所述處理器的改進(jìn)性能，其中所述多個(gè)核中所述至少一個(gè)其它核要通過串行接口將核的功率狀態(tài)傳遞給所述加速模式裝置。
2.如權(quán)利要求I所述的處理器，其中，在所述多個(gè)核中所述至少一個(gè)其它核空閑時(shí)，所述工作頻率高于保證頻率。
3.如權(quán)利要求I所述的處理器，其中，所述多個(gè)核中所述至少一個(gè)核要使用所述多個(gè)核中所述至少一個(gè)其它核的可用功率來(lái)增加所述多個(gè)核中所述至少一個(gè)核的工作頻率。
4.如權(quán)利要求I所述的處理器，還包括與所述多個(gè)核耦合的多個(gè)鎖相環(huán)(PLL)，其中所述多個(gè)鎖相環(huán)中耦合到所述多個(gè)核中所述至少一個(gè)核的那個(gè)鎖相環(huán)要增加所述多個(gè)核中所述至少一個(gè)核的工作頻率。
5.如權(quán)利要求I所述的處理器，其中，所述多個(gè)核中的每個(gè)核分布在多個(gè)管芯中。
6.如權(quán)利要求5所述的處理器，其中，所述多個(gè)核要在一個(gè)或多個(gè)接口上發(fā)送和接收其功率狀態(tài)。
7.如權(quán)利要求6所述的處理器，其中，所述一個(gè)或多個(gè)接口包括所述串行接口。
8.如權(quán)利要求7所述的處理器，其中，所述串行接口是雙線接口。
9.如權(quán)利要求7所述的處理器，其中，所述串行接口包括專用串行鏈路接口。
10.如權(quán)利要求I所述的處理器，其中，所述加速模式裝置包含在所述多個(gè)核中的一個(gè)核中。
11.如權(quán)利要求I所述的處理器，其中，所述處理器包括四核處理器。
12.—種系統(tǒng),包括 多核處理器裝置，包括 多個(gè)核； 加速模式裝置，用于使所述多個(gè)核中至少一個(gè)核的工作頻率在所述多個(gè)核中至少一個(gè)其它核空閑的時(shí)段期間增加，其中所述多個(gè)核中所述至少一個(gè)其它核要通過串行接口將核的功率狀態(tài)傳遞給所述加速模式裝置； 耦合到所述多個(gè)核的存儲(chǔ)控制器裝置；和 耦合到所述多個(gè)核的輸入/輸出控制器裝置；以及 耦合到所述多核處理器的存儲(chǔ)器裝置。
13.如權(quán)利要求12所述的系統(tǒng)，其中，在所述多個(gè)核中所述至少一個(gè)其它核空閑時(shí)，所述工作頻率高于保證頻率。
14.如權(quán)利要求12所述的系統(tǒng)，其中，所述多個(gè)核中所述至少一個(gè)核要使用所述多個(gè)核中所述至少一個(gè)其它核的可用功率來(lái)增加所述多個(gè)核中所述至少一個(gè)核的工作頻率。
15.如權(quán)利要求12所述的系統(tǒng)，還包括與所述多個(gè)核耦合的多個(gè)鎖相環(huán)(PLL)，其中所述多個(gè)鎖相環(huán)中耦合到所述多個(gè)核中所述至少一個(gè)核的那個(gè)鎖相環(huán)要增加所述多個(gè)核中所述至少一個(gè)核的工作頻率。
16.—種處理器,包括 第一核；第二核； 第二核； 第四核； 串行鏈路接口，傳遞所述第一、第二、第三和第四核的功率狀態(tài)和加速軟件模式狀態(tài)，其中所述串行鏈路接口是具有第一線和第二線的雙線接口，所述第一線和所述第二線分別用于發(fā)送和接收所述功率狀態(tài)和所述加速軟件模式狀態(tài)的從數(shù)據(jù)分組轉(zhuǎn)換為串行流的數(shù)據(jù)串行流；和 頻率選擇邏輯，至少部分基于所述第一、第二、第三和第四核的功率狀態(tài)和加速軟件模式狀態(tài)確定所述第一核的工作頻率，其中基于活動(dòng)核的數(shù)目為所述第一核選擇可變頻率。
17.如權(quán)利要求16所述的處理器，其中，所述頻率選擇邏輯要在活動(dòng)核的數(shù)目為I時(shí)為所述第一核選擇第一頻率，在活動(dòng)核的數(shù)目為2時(shí)為所述第一和第二核選擇第二頻率，在活動(dòng)核的數(shù)目為3時(shí)為所述第一、第二和第三核選擇第三頻率，并且在所有核活動(dòng)時(shí)為所有核選擇第四頻率。
18.如權(quán)利要求16所述的處理器，其中，在所述第二、第三和第四核中至少一個(gè)其它核空閑時(shí)，所述工作頻率高于保證頻率。
19.如權(quán)利要求18所述的處理器，其中，所述第一核要使用所述第二、第三和第四核中至少一個(gè)核的可用功率來(lái)增加所述工作頻率。
20.如權(quán)利要求16所述的處理器，其中，所述頻率選擇邏輯是所述第一核的。
全文摘要
隨著朝多核處理器的發(fā)展，各核不能輕易確定相對(duì)于空閑或活動(dòng)狀態(tài)的其它管芯的狀態(tài)。論述了利用接口在多管芯微處理器中的多個(gè)核之間發(fā)送核狀態(tài)的建議。因此，通過允許根據(jù)利用各核狀態(tài)來(lái)設(shè)置性能和頻率的最佳設(shè)定，這有助于熱管理。
文檔編號(hào)G06F1/32GK102880279SQ20121029809
公開日2013年1月16日 申請(qǐng)日期2008年11月17日 優(yōu)先權(quán)日2007年11月15日
發(fā)明者J.P.阿拉里, V.喬治, S.賈哈吉達(dá), O.拉姆丹, O.J.內(nèi)森, T.齊夫 申請(qǐng)人:英特爾公司