專利名稱：傳輸數(shù)據(jù)的裝置、系統(tǒng)及方法
技術領域：
本發(fā)明涉及計算機和通信領域，并且具體地，涉及傳輸數(shù)據(jù)的裝置、系統(tǒng)及方法。
背景技術：
目前,無論是大型機還是x86架構的個人電腦(Personal Computer, PC),都開始發(fā)展多核架構。例如，如今的PC領域中兩核和四核已經成為通常配置。此外，隨著多媒體音視頻應用的快速發(fā)展、海量數(shù)據(jù)處理需求的增長以及處理器技術的長足發(fā)展，嵌入式微處理器同樣在朝著兩核、四核以及更多核的方向發(fā)展。可見，從最高端的服務器處理器到對功耗非常敏感的嵌入式處理器，所有的主流處理器架構都走上了多核化的道路。多核之間的數(shù)據(jù)處理過程不可能完全獨立，需要協(xié)作處理，而多核之間協(xié)作就需要互相傳輸大量的數(shù)據(jù)。目前常用的核間通信方法是由發(fā)送處理器核或接收處理器核自身來負責數(shù)據(jù)的搬移以及中斷等操作，這樣就造成了各核在核間通信上的消耗隨著傳輸數(shù)據(jù) 量的增加在不斷增長，導致部分業(yè)務無法正常處理，嚴重降低了處理器核的業(yè)務處理能力。

發(fā)明內容
本發(fā)明實施例提供傳輸數(shù)據(jù)的裝置、系統(tǒng)及方法，能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務處理能力。第一方面，提供了一種傳輸數(shù)據(jù)的裝置，包括數(shù)據(jù)搬移模塊，用于讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在該配置信息指示該第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時，控制直接存儲器存取DMA模塊將該數(shù)據(jù)從該第一發(fā)送緩沖器傳輸至該接收緩沖器，并設置中斷信息；中斷管理模塊，用于讀取該中斷信息，在該中斷信息指示需要向該第二處理器核觸發(fā)中斷時，控制多核中斷控制器向該第二處理器核觸發(fā)中斷，以便該第二處理器核對該接收緩沖器中的該數(shù)據(jù)進行處理。結合第一方面，在第一種可能的實現(xiàn)方式中，該裝置還包括配置寄存器，用于存儲該配置信息和該中斷信息；該數(shù)據(jù)搬移模塊具體用于從該配置寄存器讀取該配置信息，并將該中斷信息存入該配置寄存器；該中斷管理模塊具體用于從該配置寄存器讀取該中斷信肩、O結合第一方面的第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式中，該裝置還包括優(yōu)先級仲裁模塊；該配置寄存器還用于存儲優(yōu)先級信息，該優(yōu)先級信息包括每個發(fā)送緩沖器的優(yōu)先級級別；該優(yōu)先級仲裁模塊，用于根據(jù)該優(yōu)先級信息，從存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中選取該第一發(fā)送緩沖器，并向該數(shù)據(jù)搬移模塊發(fā)送用于指示該第一發(fā)送緩沖器的指示信息，其中該第一發(fā)送緩沖器在該存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中優(yōu)先級最高；該數(shù)據(jù)搬移模塊具體用于根據(jù)該指示信息，從該配置寄存器中讀取該第一發(fā)送緩沖器的配置信息。結合第一方面或第一方面的第一種可能的實現(xiàn)方式或第一方面的第二種可能的實現(xiàn)方式，在第三種可能的實現(xiàn)方式中，該中斷管理模塊具體用于在該中斷信息指示該接收緩沖器中的數(shù)據(jù)量大于或等于數(shù)據(jù)量閾值時，控制該多核中斷控制器向該第二處理器核觸發(fā)中斷；或者，該中斷管理模塊具體用于在該中斷信息指示該中斷時間閾值的時長結束時，控制該多核中斷控制器向該第二處理器核觸發(fā)中斷；或者，該中斷管理模塊具體用于在該中斷信息指示該數(shù)據(jù)已被從該第一發(fā)送緩沖器傳輸至該接收緩沖器時，控制該多核中斷控制器向該第二處理器核觸發(fā)中斷。結合第一方面或第一方面的第一種可能的實現(xiàn)方式或第一方面的第二種可能的實現(xiàn)方式或第一方面的第三種可能的實現(xiàn)方式，在第四種可能的實現(xiàn)方式中，該裝置還包括該DMA模塊。結合第一方面或第一方面的第一種可能的實現(xiàn)方式或第一方面的第二種可能的實現(xiàn)方式或第一方面的第三種可能的實現(xiàn)方式或第一方面的第四種可能的實現(xiàn)方式，在第五種可能的實現(xiàn)方式中，該裝置還包括編碼模塊、處理緩沖器和循環(huán)冗余校驗CRC生成模塊；該數(shù)據(jù)搬移模塊具體用于控制該DMA模塊將該數(shù)據(jù)從該第一發(fā)送緩沖器傳輸至該處理緩沖器；該編碼模塊，用于對該數(shù)據(jù)進行編碼，并將編碼后的該數(shù)據(jù)傳輸至該CRC生成模 塊；該CRC生成模塊，用于對編碼后的該數(shù)據(jù)進行CRC校驗，并將CRC校驗后的該數(shù)據(jù)存儲在該處理緩沖器中；該數(shù)據(jù)搬移模塊具體用于控制該DMA模塊將CRC校驗后的該數(shù)據(jù)從該處理緩沖器中傳輸至該接收緩沖器。結合第一方面或第一方面的第一種可能的實現(xiàn)方式或第一方面的第二種可能的實現(xiàn)方式或第一方面的第三種可能的實現(xiàn)方式或第一方面的第四種可能的實現(xiàn)方式或第一方面的第五種可能的實現(xiàn)方式，在第六種可能的實現(xiàn)方式中，該裝置還包括完整性檢測模塊，用于在所述數(shù)據(jù)搬移模塊控制所述DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器之前，對該數(shù)據(jù)進行完整性檢測。第二方面，提供了一種傳輸數(shù)據(jù)的系統(tǒng)，包括至少兩個處理器核，多核中斷控制器，以及傳輸數(shù)據(jù)的裝置，其中，該至少兩個處理器核中的第一處理器核被配置有至少一個發(fā)送緩沖器，該至少兩個處理器核中的第二處理器核被配置有至少一個接收緩沖器；該至少兩個處理器核、該至少一個發(fā)送緩沖器、該至少一個接收緩沖器、該多核中斷控制器以及該裝置之間通過總線相連接；該第一處理器核用于在該至少一個發(fā)送緩沖器中的第一發(fā)送緩沖器中寫入需要傳輸至該至少一個接收緩沖器中的第一接收緩沖器的數(shù)據(jù)；該裝置，用于在該第一發(fā)送緩沖器的配置信息指示該第一發(fā)送緩沖器中存有需要傳輸至該第一接收緩沖器的數(shù)據(jù)時，控制直接存儲器存取DMA模塊將該數(shù)據(jù)從該第一發(fā)送緩沖器傳輸至該第一接收緩沖器，并設置中斷信息；該裝置，還用于在該中斷信息指示需要向該第二處理器核觸發(fā)中斷時，控制多核中斷控制器向該第二處理器核觸發(fā)中斷；該第二處理器核，用于響應該裝置所觸發(fā)的中斷，并對該第一接收緩沖器中的該數(shù)據(jù)進行處理。結合第二方面，在第一種可能的實現(xiàn)方式中，該系統(tǒng)還包括直接存儲器存取DMA模塊，通過總線與該至少兩個處理器核、該至少一個發(fā)送緩沖器、該至少一個接收緩沖器、該多核中斷控制器以及該裝置相連接。結合第二方面或第二方面的第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式中，該系統(tǒng)還包括串行化接口，該系統(tǒng)通過該串行化接口與其它系統(tǒng)相連接；該裝置，還用于將多個該發(fā)送緩沖器中存有的待傳輸數(shù)據(jù)進行編碼以獲取編碼后的數(shù)據(jù)，并將該編碼后的數(shù)據(jù)傳輸至至少一個接收緩沖器中的一個接收緩沖器以獲取匯聚后的數(shù)據(jù)；該串行化接口用于讀取該匯聚后的數(shù)據(jù)，并將該匯聚后的數(shù)據(jù)傳輸至該其它系統(tǒng)。第三方面，提供了一種傳輸數(shù)據(jù)的方法，包括讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在該配置信息指示該第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時，控制直接存儲器存取DMA模塊將該數(shù)據(jù)從該第一發(fā)送緩沖器傳輸至該接收緩沖器，并設置中斷信息；讀取該中斷信息，并在該中斷信息指示需要向該第二處理器核觸發(fā)中斷時，控制多核中斷控制器向該第二處理器核觸發(fā)中斷，以便該第二處理器核對該接收緩沖器中的該數(shù)據(jù)進行處理。結合第三方面，在第一種可能的實現(xiàn)方式中，根據(jù)優(yōu)先級信息，從存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中選取該第一發(fā)送緩沖器，其中該第一發(fā)送緩沖器在該存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中優(yōu)先級最高，其中該優(yōu)先級信息包括每個發(fā)送緩沖器的優(yōu)先級級別。結合第三方面或第三方面的第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式中，在該中斷信息指示該接收緩沖器中的數(shù)據(jù)量大于或等于數(shù)據(jù)量閾值時，控制該多核中 斷控制器向該第二處理器核觸發(fā)中斷；或者，在該中斷信息指示該中斷時間閾值的時長結束時，控制該多核中斷控制器向該第二處理器核觸發(fā)中斷；或者，在該中斷信息指示該數(shù)據(jù)已被從該第一發(fā)送緩沖器傳輸至該接收緩沖器時，控制該多核中斷控制器向該第二處理器核觸發(fā)中斷。結合第三方面或第三方面的第一種可能的實現(xiàn)方式或第三方面的第二種可能的實現(xiàn)方式，在第三種可能的實現(xiàn)方式中，控制該DMA模塊將該數(shù)據(jù)從該第一發(fā)送緩沖器傳輸至處理緩沖器；對該數(shù)據(jù)進行編碼；對編碼后的該數(shù)據(jù)進行CRC校驗，并將CRC校驗后的該數(shù)據(jù)存儲在該處理緩沖器中；控制該DMA模塊將CRC校驗后的該數(shù)據(jù)從該處理緩沖器中傳輸至該接收緩沖器。結合第三方面或第三方面的第一種可能的實現(xiàn)方式或第三方面的第二種可能的實現(xiàn)方式或第三方面的第三種可能的實現(xiàn)方式，在第三方面的第四種可能的實現(xiàn)方式中，在控制DMA模塊將數(shù)據(jù)從第一發(fā)送緩沖器傳輸至接收緩沖器之前，對該數(shù)據(jù)進行完整性檢測。本發(fā)明實施例中，通過數(shù)據(jù)搬移模塊控制DMA模塊將數(shù)據(jù)從第一處理器核的第一發(fā)送緩沖器傳輸至第二處理器核的接收緩沖器，以及中斷管理模塊控制多核中斷控制器向第二處理器核觸發(fā)中斷，使得在核間通信過程中第一處理器核和第二處理器核均無需執(zhí)行傳輸數(shù)據(jù)和中斷觸發(fā)的相關操作，從而能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務處理能力，并能夠提高多處理器核之間的數(shù)據(jù)傳輸速率。


為了更清楚地說明本發(fā)明實施例的技術方案，下面將對本發(fā)明實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面所描述的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I是根據(jù)本發(fā)明實施例的傳輸數(shù)據(jù)的裝置的示意框圖。圖2是根據(jù)本發(fā)明另一實施例的傳輸數(shù)據(jù)的裝置的示意框圖。圖3是根據(jù)本發(fā)明實施例的傳輸數(shù)據(jù)的系統(tǒng)的示意框圖。
圖4是根據(jù)本發(fā)明實施例的系統(tǒng)間傳輸數(shù)據(jù)的一個例子的示意性流程圖。圖5是根據(jù)本發(fā)明實施例的傳輸數(shù)據(jù)的方法的示意性流程圖。
具體實施例方式下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明的一部分實施例，而不是全部實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動的前提下所獲得的所有其他實施例，都應屬于本發(fā)明保護的范圍。圖I是根據(jù)本發(fā)明實施例的傳輸數(shù)據(jù)的裝置的示意框圖。圖I的裝置100包括數(shù)據(jù)搬移模塊101和中斷管理模塊102。數(shù)據(jù)搬移模塊101用于讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在配置信息指示第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時，控制直接存儲器存取(Direct Memory Access, DMA)模塊將該數(shù)據(jù)從第一發(fā)送緩沖器傳輸至接收緩沖器，并設置中斷信息。中斷管理模塊102用于讀取中斷信息，在中斷信息指示需要向第二處理器核觸發(fā)中斷時，控制多核中斷控制器向第二處理器核觸發(fā)中斷，以便第二處理器核對接收緩沖器中的數(shù)據(jù)進行處理。這里的中斷信息是多核系統(tǒng)的中斷機制中的信號，當?shù)诙幚砥骱藳]有收到該中斷信號前，可以執(zhí)行其他操作；當?shù)诙幚砥骱私邮盏竭@個中斷信號時，可以開始對接收緩沖器中的數(shù)據(jù)進行處理。本發(fā)明實施例中，通過數(shù)據(jù)搬移模塊控制DMA模塊將數(shù)據(jù)從第一處理器核的第一發(fā)送緩沖器傳輸至第二處理器核的接收緩沖器，以及中斷管理模塊控制多核中斷控制器向第二處理器核觸發(fā)中斷，使得在核間通信過程中第一處理器核和第二處理器核均無需執(zhí)行傳輸數(shù)據(jù)和中斷觸發(fā)的相關操作，從而能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務處理能力，并能夠提高多處理器核之間的數(shù)據(jù)傳輸速率。此外，由于在核間通信過程中第一處理器核和第二處理器核均無需執(zhí)行傳輸數(shù)據(jù)和中斷觸發(fā)的相關操作，因此具有巨大的吞吐量，能夠保證多處理器核之間數(shù)據(jù)的實時傳輸，從而能夠保證業(yè)務的實時處理?？蛇x地，作為一個實施例，如圖2所示，裝置100還可包括配置寄存器103。配置寄存器103可以用于存儲配置信息和中斷信息。數(shù)據(jù)搬移模塊101可從配置寄存器103讀取配置信息，并將中斷信息存入配置寄存器103。中斷管理模塊102可從配置寄存器103讀取中斷息。例如，配置寄存器103可以是一個，配置信息和中斷信息都存儲在該配置寄存器中。配置寄存器103可以包括兩個寄存器，配置信息和中斷信息可以分別存儲在不同的寄存器中，本發(fā)明實施例對此不作限定。應注意，在多核系統(tǒng)的初始狀態(tài)，各個處理器核可以對自己的發(fā)送緩沖器和/或接收緩沖器進行配置，從而生成發(fā)送緩沖器的配置信息和/或接收緩沖器的配置信息，并可以將這些配置信息存儲在配置寄存器103中。此外，也可以從多個處理器核中確定一個主控處理器核，由主控處理器核對每個發(fā)送緩沖器和每個接收緩沖器進行配置，從而生成發(fā)送緩沖器的配置信息和接收緩沖器的配置信息。
應理解，上述配置寄存器103不僅可以用于存儲第一處理器核的第一發(fā)送緩沖器的配置信息，還可以用于存儲處理器核的所有發(fā)送緩沖器的配置信息，也可以用于存儲處理器核的所有接收緩沖器的配置信息。配置寄存器103還可以包括多個寄存器，發(fā)送緩沖器的配置信息、接收緩沖器的配置信息和中斷信息可以分別存儲在不同的寄存器中。本發(fā)明實施例對此不作限定。發(fā)送緩沖器和接收緩沖器均可以是環(huán)形緩沖器。發(fā)送緩沖器的配置信息可以包括發(fā)送緩沖器的相關屬性，接收緩沖器的配置信息可以包括接收緩沖器的相關屬性。發(fā)送緩沖器可具有如下屬性起始物理地址、字節(jié)長度、讀指針、寫指針、接收緩沖器標識(Identity，ID)以及使能標記。接收緩沖器ID用于標識該發(fā)送緩沖器中數(shù)據(jù)的傳輸目的地，此外該ID也暗含了該接收緩沖器所屬的處理器核的ID。使能標記用于指示該發(fā)送緩沖器是否處于使能狀態(tài)，處于使能狀態(tài)的發(fā)送緩沖器中的數(shù)據(jù)才會被數(shù)據(jù)搬移模塊進行處理。接收緩沖器可以具有如下屬性起始物理地址、字節(jié)長度、讀指針和寫指針。 第一處理器核可以執(zhí)行數(shù)據(jù)的寫入操作，例如在第一發(fā)送緩沖器中寫入需要傳輸?shù)臄?shù)據(jù)，更新第一發(fā)送緩沖器的寫指針。 數(shù)據(jù)搬移模塊101可以控制DMA模塊執(zhí)行數(shù)據(jù)在處理器核之間的傳輸過程，例如，數(shù)據(jù)搬移模塊101可以在DMA模塊中配置需要傳輸?shù)臄?shù)據(jù)的相關信息和使能DMA模塊等，從而使得DMA模塊執(zhí)行在第一處理器核與第二處理器核之間的數(shù)據(jù)傳輸操作。此外，數(shù)據(jù)搬移模塊101可以設置中斷信息。另外，數(shù)據(jù)搬移模塊101還可以更新第一發(fā)送緩沖器的讀指針以及接收緩沖器的寫指針。中斷管理模塊102可以根據(jù)中斷信息控制多核中斷控制器向接收數(shù)據(jù)的處理器核觸發(fā)中斷。多核中斷控制器可以負責執(zhí)行中斷觸發(fā)操作。例如多核中斷控制器可以是ARM 的 IPCM 或 Mailbox 等。第二處理器核可以響應多核中斷控制器的中斷，對接收緩沖器中的數(shù)據(jù)進行處理，還可以對接收緩沖器的讀指針進行更新。由此可見，通過數(shù)據(jù)搬移模塊101負責執(zhí)行數(shù)據(jù)傳輸操作以及中斷管理模塊102負責執(zhí)行數(shù)據(jù)傳輸后的中斷操作，使得第一處理器核和第二處理器核均無需執(zhí)行傳輸數(shù)據(jù)和中斷等相關操作，因此在核間通信過程中第一處理器核只需執(zhí)行寫入數(shù)據(jù)的操作，第二處理器核只需響應中斷并執(zhí)行數(shù)據(jù)處理操作，從而能夠減少處理器核的CPU (CentralProcessing Unit，中央處理器)占用率，因此能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務處理能力，并能夠提高數(shù)據(jù)傳輸速率。為了克服現(xiàn)有技術中發(fā)送緩沖器中的數(shù)據(jù)的發(fā)送優(yōu)先級受發(fā)送任務的優(yōu)先級控制而不能根據(jù)數(shù)據(jù)本身的重要程度來控制，會造成重要的數(shù)據(jù)不能優(yōu)先發(fā)送的缺陷?？蛇x地，作為一個實施例，如圖2所示，裝置100還可包括優(yōu)先級仲裁模塊104。配置寄存器103還可用于存儲優(yōu)先級信息，該優(yōu)先級信息可以包括每個發(fā)送緩沖器的優(yōu)先級級別。優(yōu)先級仲裁模塊104可根據(jù)優(yōu)先級信息，從存有待傳輸數(shù)據(jù)的全部發(fā)送緩沖器中選取第一發(fā)送緩沖器，并向數(shù)據(jù)搬移模塊101發(fā)送用于指示第一發(fā)送緩沖器的指示信息，其中第一發(fā)送緩沖器在存有待傳輸數(shù)據(jù)的全部發(fā)送緩沖器中優(yōu)先級最高。數(shù)據(jù)搬移模塊101還可根據(jù)指示信息，從配置寄存器103中讀取第一發(fā)送緩沖器的配置信息。
應理解，上述第一處理器核可以具有至少一個發(fā)送緩沖器，每個發(fā)送緩沖器的屬性還可以包括優(yōu)先級級別。第一處理器核需要向第二處理器核發(fā)送數(shù)據(jù)時，可以根據(jù)數(shù)據(jù)的重要程度，將數(shù)據(jù)寫入第一處理器核的具有適當優(yōu)先級級別的發(fā)送緩沖器中。配置寄存器103中可以存儲優(yōu)先級信息，優(yōu)先級信息可以包括多核系統(tǒng)中每個發(fā)送緩沖器的優(yōu)先級級別。優(yōu)先級仲裁模塊104可以根據(jù)優(yōu)先級信息選擇從存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中選擇優(yōu)先級級別最高的發(fā)送緩沖器。此處，存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器可以是屬于不同的處理器核。這樣，數(shù)據(jù)搬移模塊101可以根據(jù)優(yōu)先級仲裁模塊104的選擇結果，控制DMA模塊優(yōu)先將該優(yōu)先級級別最高的發(fā)送緩沖器中的數(shù)據(jù)進行傳輸。例如，上述第一發(fā)送緩沖器是存有待傳輸數(shù)據(jù)的全部發(fā)送緩沖器中優(yōu)先級最高的，那么數(shù)據(jù)搬移模塊101可以根據(jù)優(yōu)先級仲裁模塊104發(fā)送的指示信息，從配置寄存器103中讀取第一發(fā)送緩沖器的配置信息，從而對第一發(fā)送緩沖器的數(shù)據(jù)進行優(yōu)先處理。這樣，能夠保證重要的數(shù)據(jù)被優(yōu)先傳輸。可選地，作為另一實施例，中斷管理模塊102可在中斷信息指示接收緩沖器中的數(shù)據(jù)量大于或等于數(shù)據(jù)量閾值時，控制多核中斷控制器向第二處理器核觸發(fā)中斷。或者，中斷管理模塊102可在中斷信息指示中斷時間閾值結束時，控制多核中斷控制器向第二處理器核觸發(fā)中斷?；蛘?，中斷管理模塊102可在中斷信息指示數(shù)據(jù)已被從第一發(fā)送緩沖器傳輸至接收緩沖器時，控制多核中斷控制器向第二處理器核觸發(fā)中斷。具體地，中斷觸發(fā)的方式可以是多種的。例如，可以采用設置中斷時間閾值和數(shù)據(jù)量閾值相結合的中斷觸發(fā)方式。接收緩沖器的數(shù)據(jù)量可以根據(jù)接收緩沖器的配置信息進行確定，例如可以根據(jù)接收緩沖器的寫指針和讀指針確定。中斷信息還可以包括定時器，對接收緩沖器中的數(shù)據(jù)的存放時長進行定時。因此，可以根據(jù)處理器核的實際性能合理設置中斷時間閾值和數(shù)據(jù)量閾值，能夠有效減小第二處理器核的CPU占用率。此外，也可以采用每傳輸一個數(shù)據(jù)包觸發(fā)中斷的方式?？蛇x地，作為另一實施例，圖2是根據(jù)本發(fā)明另一實施例的傳輸數(shù)據(jù)的裝置的示意框圖。如圖2所示，裝置100還可以包括DMA模塊105。此外，DMA模塊也可以是裝置100外部的模塊，本發(fā)明實施例及附圖2對此不作限定。可選地，作為另一實施例，如圖2所示，裝置100還可以包括編碼模塊106、處理緩沖器107和循環(huán)冗余校驗(Cyclic Redundancy Check, CRC)生成模塊108。數(shù)據(jù)搬移模塊101可控制DMA模塊將數(shù)據(jù)從第一發(fā)送緩沖器傳輸至處理緩沖器。編碼模塊106可對該數(shù)據(jù)進行編碼，將編碼后的數(shù)據(jù)傳輸至CRC生成模塊108。CRC生成模塊108可對編碼后的該數(shù)據(jù)進行CRC校驗，并將CRC校驗后的該數(shù)據(jù)存儲在處理緩沖器107中。數(shù)據(jù)搬移模塊101可控制DMA模塊將CRC校驗后的該數(shù)據(jù)從處理緩沖器107中傳輸至接收緩沖器。例如，編碼模塊106可以對數(shù)據(jù)進行高級數(shù)據(jù)鏈路控制(High-level Data LinkControl, HDLC)編碼或其他類似的編碼，從而能夠對傳輸?shù)臄?shù)據(jù)包進行分界?？蛇x地，作為另一實施例，裝置100還可包括完整性檢測模塊109。完整性檢測模塊109可在數(shù)據(jù)搬移模塊101控制DMA模塊將數(shù)據(jù)從第一發(fā)送緩沖器傳輸至接收緩沖器之前，對該數(shù)據(jù)進行完整性檢測。
本發(fā)明實施例中，通過數(shù)據(jù)搬移模塊控制DMA模塊將數(shù)據(jù)從第一處理器核的第一發(fā)送緩沖器傳輸至第二處理器核的接收緩沖器，以及中斷管理模塊控制多核中斷控制器向第二處理器核觸發(fā)中斷，使得在核間通信過程中第一處理器核和第二處理器核均無需執(zhí)行傳輸數(shù)據(jù)和中斷觸發(fā)的相關操作，從而能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務處理能力，并能夠提高多處理器核之間的數(shù)據(jù)傳輸速率。圖3是根據(jù)本發(fā)明實施例的傳輸數(shù)據(jù)的系統(tǒng)的示意框圖。圖3的系統(tǒng)300包括至少兩個處理器核，例如圖3中的第一處理器核301和第二處理器核302，系統(tǒng)300還包括多核中斷控制器303以及裝置100。其中，第一處理器核301可以被配置有至少一個發(fā)送緩沖器，如圖3所示的第一發(fā)送緩沖器304。第二處理器核302可以被配置有至少一個接收緩沖器，如圖3所示的第一接收緩沖器305。應注意，為了描述的方便，在圖3中示出了兩個處理器核301和302，但本發(fā)明實施·例中，處理器核的數(shù)目還可以更多。還應注意，為了描述的方便，在圖3中，第一處理器核301被配置有第一發(fā)送緩沖器304，第二處理器核302被配置有第一接收緩沖器305，但本發(fā)明實施例中，第一處理器核301被配置的發(fā)送緩沖器的數(shù)目和第二處理器核302被配置的接收緩沖器的數(shù)目還可以更多。第一處理器核301、第二處理器核302、第一發(fā)送緩沖器304、第一接收緩沖器305、多核中斷控制器303以及裝置100之間通過總線306相連接。第一處理器核301可以在第一發(fā)送緩沖器304中寫入需要傳輸至第二處理器核302的第一接收緩沖器305的數(shù)據(jù)。裝置100可在第一發(fā)送緩沖器304的配置信息指示第一發(fā)送緩沖器304中存有需要傳輸至第一接收緩沖器305的數(shù)據(jù)時，控制DMA模塊將該數(shù)據(jù)從第一發(fā)送緩沖器304傳輸至第一接收緩沖器305，并設置中斷信息。裝置100還可在中斷信息指示需要向第二處理器302觸發(fā)中斷時，控制多核中斷控制器303向第二處理器核302觸發(fā)中斷。裝置100具體可具有如圖I或圖2所示實施例的結構。第二處理器核302可響應裝置100所觸發(fā)的中斷，并對第一接收緩沖器305中的數(shù)據(jù)進行處理。本發(fā)明實施例中，通過傳輸數(shù)據(jù)的裝置將數(shù)據(jù)從第一處理器核的第一發(fā)送緩沖器傳輸至第二處理器核的第一接收緩沖器，并控制多核中斷控制器向第二處理器核觸發(fā)中斷，使得在核間通信過程中第一處理器核和第二處理器核均無需執(zhí)行傳輸數(shù)據(jù)和中斷觸發(fā)的相關操作，從而能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務處理能力，并能夠提高多處理器核之間的數(shù)據(jù)傳輸速率。此外，由于在核間通信過程中第一處理器核和第二處理器核均無需執(zhí)行傳輸數(shù)據(jù)和中斷觸發(fā)的相關操作，因此具有巨大的吞吐量，能夠保證多處理器核之間數(shù)據(jù)的實時傳輸，從而能夠保證業(yè)務的實時處理。應理解，本發(fā)明實施例中，在系統(tǒng)的初始狀態(tài)，可以從至少兩個處理器核中確定一個主控處理器核，由主控處理器核對每個發(fā)送緩沖器和每個接收緩沖器進行配置，生成發(fā)送緩沖器的配置信息和接收緩沖器的配置信息。主控處理器核還可以對裝置100進行配置。此外，也可以由各個處理器核可以對自己具有的發(fā)送緩沖器或接收緩沖器進行配置，生成發(fā)送緩沖器的配置信息或接收緩沖器的配置信息。還應理解，本發(fā)明實施例中，發(fā)送緩沖器和接收緩沖器可以位于不同類型的隨機存取存儲器(RAM, Random Access Memory)中，例如 SRAM (Static RAM,靜態(tài) RAM)或 DRAM(Dynamic RAM,動態(tài) RAM)等?？蛇x地，作為一個實施例，系統(tǒng)300還可包括DMA模塊307。DMA模塊307可以通過總線306與處理器核301、處理器核302、發(fā)送緩沖器304、接收緩沖器305、多核中斷控制器303以及裝置100相連接。例如，總線306可以是AXI或Crossbar等各種互聯(lián)總線。此外，DMA模塊307還可以內置于裝置100中，本發(fā)明實施例對此不作限定。可選地，作為另一實施例，系統(tǒng)300還可包括串行化接口 308，系統(tǒng)300可通過串行化接口 308與其它系統(tǒng)相連接。裝置100還可將多個發(fā)送緩沖器中存有的待傳輸數(shù)據(jù)進行 編碼以獲取編碼后的數(shù)據(jù)，并將編碼后的數(shù)據(jù)傳輸至至少一個接收緩沖器中的一個接收緩沖器以獲取匯聚后的數(shù)據(jù)。串行化接口 308可讀取匯聚后的數(shù)據(jù)，并將匯聚后的數(shù)據(jù)傳輸至其它系統(tǒng)。例如，裝置100可對多個發(fā)送緩沖器中存有的待傳輸數(shù)據(jù)進行HDLC編碼或其它類似的編碼，獲取編碼后的數(shù)據(jù)。還可以將編碼后的數(shù)據(jù)傳輸至一個接收緩沖器，獲取匯聚后的數(shù)據(jù)。這樣通過編碼可以為每個發(fā)送緩沖器中的待傳輸?shù)拿總€數(shù)據(jù)進行分界。并通過將編碼后的數(shù)據(jù)傳輸至一個接收緩沖器中，能夠實現(xiàn)數(shù)據(jù)包的串行匯聚。系統(tǒng)300可以將匯聚后的數(shù)據(jù)傳輸至其它系統(tǒng)，例如可以通過串行化接口，比如USB(Universal Serial Bus,通用串行總線)、以太網(wǎng)口或高速串口等，發(fā)送到其它系統(tǒng)中，從而能夠實現(xiàn)系統(tǒng)之間的數(shù)據(jù)傳輸。一個典型的應用是將多個處理器核產生的診斷信息串行匯聚到一個處理器核，然后通過串行化接口傳輸?shù)絇C機上的后臺工具中，以便集中分析處理。下面將結合具體的例子詳細描述系統(tǒng)之間的數(shù)據(jù)傳輸過程。圖4是根據(jù)本發(fā)明實施例的系統(tǒng)間傳輸數(shù)據(jù)的一個例子的示意性流程圖。如圖4所示，在系統(tǒng)300a中，假設有P個發(fā)送緩沖器，即發(fā)送緩沖器I至發(fā)送緩沖器P，其中P為正整數(shù)。每個發(fā)送緩沖器中存有待傳輸?shù)臄?shù)據(jù)。裝置100可將發(fā)送緩沖器I至發(fā)送緩沖器P中待傳輸?shù)臄?shù)據(jù)進行編碼后，獲取編碼后的數(shù)據(jù)，并將編碼后的數(shù)據(jù)傳輸至接收緩沖器401中。系統(tǒng)300a可以通過串行化接口，比如USB(Universal Serial Bus,通用串行總線)、以太網(wǎng)口或高速串口等，發(fā)送到系統(tǒng)402中。系統(tǒng)402可對接收到的數(shù)據(jù)進行分析處理。這樣，能夠實現(xiàn)系統(tǒng)之間的數(shù)據(jù)傳輸。圖5是根據(jù)本發(fā)明實施例的傳輸數(shù)據(jù)的方法的示意性流程圖。圖5的方法由傳輸數(shù)據(jù)的裝置執(zhí)行，例如由圖I至圖4中所示的裝置100。510，裝置100讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在該配置信息指示第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時，控制DMA模塊將數(shù)據(jù)從第一發(fā)送緩沖器傳輸至接收緩沖器，并設置中斷信息。520，裝置100讀取該中斷信息，在該中斷信息指示需要向第二處理器核觸發(fā)中斷時，控制多核中斷控制器向第二處理器核觸發(fā)中斷，以便第二處理器核對接收緩沖器中的數(shù)據(jù)進行處理。
本發(fā)明實施例中，通過控制DMA模塊將數(shù)據(jù)從第一處理器核的第一發(fā)送緩沖器傳輸至第二處理器核的接收緩沖器，以及控制多核中斷控制器向第二處理器核觸發(fā)中斷，使得在核間通信過程中第一處理器核和第二處理器核均無需執(zhí)行傳輸數(shù)據(jù)和中斷觸發(fā)的相關操作，從而能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務處理能力，并能夠提高多處理器核之間的數(shù)據(jù)傳輸速率?？蛇x地，作為一個實施例，裝置100可以根據(jù)優(yōu)先級信息，從存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中選取第一發(fā)送緩沖器，其中第一發(fā)送緩沖器在存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中優(yōu)先級最高，其中優(yōu)先級信息包括每個發(fā)送緩沖器的優(yōu)先級級別?？蛇x地，作為另一實施例，裝置100可以在中斷信息指示接收緩沖器中的數(shù)據(jù)量大于或等于數(shù)據(jù)量閾值時，控制多核中斷控制器向第二處理器核觸發(fā)中斷?；蛘?，裝置100可以在中斷信息指示中斷時間閾值的時長結束時，控制多核中斷控制器向第二處理器核觸發(fā)中斷?；蛘?，裝置100可以在中斷信息指示數(shù)據(jù)已被從第一發(fā)送緩沖器傳輸至接收緩沖器時，控制多核中斷控制器向第二處理器核觸發(fā)中斷。
可選地，作為另一實施例，裝置100可以控制DMA模塊將數(shù)據(jù)從第一發(fā)送緩沖器傳輸至處理緩沖器；對該數(shù)據(jù)進行編碼；對編碼后的該數(shù)據(jù)進行CRC校驗，并將CRC校驗后的該數(shù)據(jù)存儲在處理緩沖器中；控制DMA模塊將CRC校驗后的該數(shù)據(jù)從處理緩沖器中傳輸至接收緩沖器?？蛇x地，作為另一實施例，裝置100可以在控制DMA模塊將數(shù)據(jù)從第一發(fā)送緩沖器傳輸至接收緩沖器之前，對該數(shù)據(jù)進行完整性檢測。圖5的方法的其它具體過程可以參照圖I至圖4中裝置100的具體功能和操作，為了避免重復，此處不再贅述。本發(fā)明實施例中，通過控制DMA模塊將數(shù)據(jù)從第一處理器核的第一發(fā)送緩沖器傳輸至第二處理器核的接收緩沖器，以及控制多核中斷控制器向第二處理器核觸發(fā)中斷，使得在核間通信過程中第一處理器核和第二處理器核均無需執(zhí)行傳輸數(shù)據(jù)和中斷觸發(fā)的相關操作，從而能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務處理能力，并能夠提高多處理器核之間的數(shù)據(jù)傳輸速率。本領域普通技術人員可以意識到，結合本文中所公開的實施例描述的各示例的單元及算法步驟，能夠以電子硬件、或者計算機軟件和電子硬件的結合來實現(xiàn)。這些功能究竟以硬件還是軟件方式來執(zhí)行，取決于技術方案的特定應用和設計約束條件。專業(yè)技術人員可以對每個特定的應用來使用不同方法來實現(xiàn)所描述的功能，但是這種實現(xiàn)不應認為超出本發(fā)明的范圍。所屬領域的技術人員可以清楚地了解到，為描述的方便和簡潔，上述描述的系統(tǒng)、裝置和單元的具體工作過程，可以參考前述方法實施例中的對應過程，在此不再贅述。在本申請所提供的幾個實施例中，應該理解到，所揭露的系統(tǒng)、裝置和方法，可以通過其它的方式實現(xiàn)。例如，以上所描述的裝置實施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實際實現(xiàn)時可以有另外的劃分方式，例如多個單元或組件可以結合或者可以集成到另一個系統(tǒng)，或一些特征可以忽略，或不執(zhí)行。另一點，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是通過一些接口，裝置或單元的間接耦合或通信連接，可以是電性，機械或其它的形式。
所述作為分離部件說明的單元可以是或者也可以不是物理上分開的，作為單元顯示的部件可以是或者也可以不是物理單元，即可以位于一個地方，或者也可以分布到多個網(wǎng)絡單元上?？梢愿鶕?jù)實際的需要選擇其中的部分或者全部單元來實現(xiàn)本實施例方案的目的。另外，在本發(fā)明各個實施例中的各功能單元可以集成在一個處理單元中，也可以是各個單元單獨物理存在，也可以兩個或兩個以上單元集成在一個單元中。所述功能如果以軟件功能單 元的形式實現(xiàn)并作為獨立的產品銷售或使用時，可以存儲在一個計算機可讀取存儲介質中。基于這樣的理解，本發(fā)明的技術方案本質上或者說對現(xiàn)有技術做出貢獻的部分或者該技術方案的部分可以以軟件產品的形式體現(xiàn)出來，該計算機軟件產品存儲在一個存儲介質中，包括若干指令用以使得一臺計算機設備(可以是個人計算機，服務器，或者網(wǎng)絡設備等)執(zhí)行本發(fā)明各個實施例所述方法的全部或部分步驟。而前述的存儲介質包括U盤、移動硬盤、只讀存儲器(ROM，Read-Only Memory)、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質。以上所述，僅為本發(fā)明的具體實施方式
，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內，可輕易想到變化或替換，都應涵蓋在本發(fā)明的保護范圍之內。因此，本發(fā)明的保護范圍應以所述權利要求的保護范圍為準。
權利要求
1.一種傳輸數(shù)據(jù)的裝置，其特征在于，包括 數(shù)據(jù)搬移模塊，用于讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在所述配置信息指示所述第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時，控制直接存儲器存取DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器，并設置中斷信息； 中斷管理模塊，用于讀取所述中斷信息，在所述中斷信息指示需要向所述第二處理器核觸發(fā)中斷時，控制多核中斷控制器向所述第二處理器核觸發(fā)中斷，以便所述第二處理器核對所述接收緩沖器中的所述數(shù)據(jù)進行處理。
2.根據(jù)權利要求I所述的裝置，其特征在于，還包括配置寄存器，用于存儲所述配置イM息和所述中斷信息; 所述數(shù)據(jù)搬移模塊具體用于從所述配置寄存器讀取所述配置信息，并將所述中斷信息存入所述配置寄存器； 所述中斷管理模塊具體用于從所述配置寄存器讀取所述中斷信息。
3.根據(jù)權利要求2所述的裝置，其特征在于，還包括優(yōu)先級仲裁模塊， 所述配置寄存器還用于存儲優(yōu)先級信息，所述優(yōu)先級信息包括每個發(fā)送緩沖器的優(yōu)先級級別； 所述優(yōu)先級仲裁模塊，用于根據(jù)所述優(yōu)先級信息，從存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中選取所述第一發(fā)送緩沖器，并向所述數(shù)據(jù)搬移模塊發(fā)送用于指示所述第一發(fā)送緩沖器的指示信息，其中所述第一發(fā)送緩沖器在所述存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中優(yōu)先級最聞; 所述數(shù)據(jù)搬移模塊具體用于根據(jù)所述指示信息，從所述配置寄存器中讀取所述第一發(fā)送緩沖器的配置信息。
4.根據(jù)權利要求I至3中任一項所述的裝置，其特征在干， 所述中斷管理模塊具體用于在所述中斷信息指示所述接收緩沖器中的數(shù)據(jù)量大于或等于數(shù)據(jù)量閾值時，控制所述多核中斷控制器向所述第二處理器核觸發(fā)中斷；或者， 所述中斷管理模塊具體用于在所述中斷信息指示中斷時間閾值的時長結束時，控制所述多核中斷控制器向所述第二處理器核觸發(fā)中斷；或者， 所述中斷管理模塊具體用于在所述中斷信息指示所述數(shù)據(jù)已被從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器時，控制所述多核中斷控制器向所述第二處理器核觸發(fā)中斷。
5.根據(jù)權利要求I至4中任一項所述的裝置，其特征在于，還包括所述DMA模塊。
6.根據(jù)權利要求I至5中任一項所述的裝置，其特征在于，還包括編碼模塊、處理緩沖器和循環(huán)冗余校驗CRC生成模塊； 所述數(shù)據(jù)搬移模塊具體用于控制所述DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述處理緩沖器； 所述編碼模塊，用于對所述數(shù)據(jù)進行編碼，并將編碼后的所述數(shù)據(jù)傳輸至所述CRC生成模塊； 所述CRC生成模塊，用于對編碼后的所述數(shù)據(jù)進行CRC校驗，并將CRC校驗后的所述數(shù)據(jù)存儲在所述處理緩沖器中； 所述數(shù)據(jù)搬移模塊具體用于控制所述DMA模塊將CRC校驗后的所述數(shù)據(jù)從所述處理緩沖器中傳輸至所述接收緩沖器。
7.根據(jù)權利要求I至6中任一項所述的裝置，其特征在于，還包括 完整性檢測模塊，用于在所述數(shù)據(jù)搬移模塊控制所述DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器之前，對所述數(shù)據(jù)進行完整性檢測。
8.一種傳輸數(shù)據(jù)的系統(tǒng)，其特征在于，包括 至少兩個處理器核，多核中斷控制器，以及傳輸數(shù)據(jù)的裝置，其中， 所述至少兩個處理器核中的第一處理器核被配置有至少一個發(fā)送緩沖器，所述至少兩個處理器核中的第二處理器核被配置有至少一個接收緩沖器； 所述至少兩個處理器核、所述至少一個發(fā)送緩沖器、所述至少一個接收緩沖器、所述多核中斷控制器以及所述裝置之間通過總線相連接； 所述第一處理器核用于在所述至少一個發(fā)送緩沖器中的第一發(fā)送緩沖器中寫入需要傳輸至所述至少一個接收緩沖器中的第一接收緩沖器的數(shù)據(jù)； 所述裝置，用于 在所述第一發(fā)送緩沖器的配置信息指示所述第一發(fā)送緩沖器中存有需要傳輸至所述第一接收緩沖器的數(shù)據(jù)時，控制直接存儲器存取DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述第一接收緩沖器，并設置中斷信息， 在所述中斷信息指示需要向所述第二處理器核觸發(fā)中斷時，控制多核中斷控制器向所述第二處理器核觸發(fā)中斷； 所述第二處理器核，用于響應所述裝置所觸發(fā)的中斷，并對所述第一接收緩沖器中的所述數(shù)據(jù)進行處理。
9.根據(jù)權利要求8所述的系統(tǒng)，其特征在于，還包括 直接存儲器存取DMA模塊，通過總線與所述至少兩個處理器核、所述至少一個發(fā)送緩沖器、所述至少一個接收緩沖器、所述多核中斷控制器以及所述裝置相連接。
10.根據(jù)權利要求8或9所述的系統(tǒng)，其特征在于，所述系統(tǒng)還包括串行化接口，所述系統(tǒng)通過所述串行化接口與其它系統(tǒng)相連接； 所述裝置，還用于將多個所述發(fā)送緩沖器中存有的待傳輸數(shù)據(jù)進行編碼以獲取編碼后的數(shù)據(jù)，并將所述編碼后的數(shù)據(jù)傳輸至所述至少一個接收緩沖器中的一個接收緩沖器以獲取匯聚后的數(shù)據(jù)； 所述串行化接口，用于讀取所述匯聚后的數(shù)據(jù)，并將所述匯聚后的數(shù)據(jù)傳輸至所述其它系統(tǒng)。
11.一種傳輸數(shù)據(jù)的方法，其特征在于，包括 讀取第一處理器核的第一發(fā)送緩沖器的配置信息，并在所述配置信息指示所述第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時，控制直接存儲器存取DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器，并設置中斷信息； 讀取所述中斷信息，并在所述中斷信息指示需要向所述第二處理器核觸發(fā)中斷時，控制多核中斷控制器向所述第二處理器核觸發(fā)中斷，以便所述第二處理器核對所述接收緩沖器中的所述數(shù)據(jù)進行處理。
12.根據(jù)權利要求11所述的方法，其特征在于，還包括 根據(jù)優(yōu)先級信息，從存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中選取所述第一發(fā)送緩沖器，其中所述第一發(fā)送緩沖器在所述存有待傳輸數(shù)據(jù)的多個發(fā)送緩沖器中優(yōu)先級最高，其中所述優(yōu)先級信息包括每個發(fā)送緩沖器的優(yōu)先級級別。
13.根據(jù)權利要求11或12所述的方法，其特征在于，所述在所述中斷信息指示需要向所述第二處理器核觸發(fā)中斷時，控制多核中斷控制器向所述第二處理器核觸發(fā)中斷，包括 在所述中斷信息指示所述接收緩沖器中的數(shù)據(jù)量大于或等于數(shù)據(jù)量閾值時，控制所述多核中斷控制器向所述第二處理器核觸發(fā)中斷；或者， 在所述中斷信息指示中斷時間閾值的時長結束時，控制所述多核中斷控制器向所述第二處理器核觸發(fā)中斷；或者， 在所述中斷信息指示所述數(shù)據(jù)已被從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器時，控制所述多核中斷控制器向所述第二處理器核觸發(fā)中斷。
14.根據(jù)權利要求11至13中任一項所述的方法，其特征在于，所述控制直接存儲器存取DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器，包括 控制所述DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至處理緩沖器； 對所述數(shù)據(jù)進行編碼； 對編碼后的所述數(shù)據(jù)進行CRC校驗，并將CRC校驗后的所述數(shù)據(jù)存儲在所述處理緩沖器中； 控制所述DMA模塊將CRC校驗后的所述數(shù)據(jù)從所述處理緩沖器中傳輸至所述接收緩沖器。
15.根據(jù)權利要求11至14中任一項所述的方法，其特征在于，還包括 在所述控制DMA模塊將所述數(shù)據(jù)從所述第一發(fā)送緩沖器傳輸至所述接收緩沖器之前，對所述數(shù)據(jù)進行完整性檢測。
全文摘要
本發(fā)明提供了傳輸數(shù)據(jù)的裝置、系統(tǒng)及方法。該裝置包括數(shù)據(jù)搬移模塊，用于讀取第一處理器核的第一發(fā)送緩沖器的配置信息，在配置信息指示第一發(fā)送緩沖器中存有需要傳輸至第二處理器核的接收緩沖器的數(shù)據(jù)時，控制DMA模塊將該數(shù)據(jù)從第一發(fā)送緩沖器傳輸至接收緩沖器，并設置中斷信息；中斷管理模塊，用于讀取中斷信息，在中斷信息指示需要向第二處理器核觸發(fā)中斷時，控制多核中斷控制器向第二處理器核觸發(fā)中斷，以便第二處理器核對接收緩沖器中的數(shù)據(jù)進行處理。本發(fā)明實施例能夠降低處理器核在核間通信過程中的消耗，提高處理器核的業(yè)務處理能力。
文檔編號G06F13/28GK102866971SQ20121030928
公開日2013年1月9日 申請日期2012年8月28日 優(yōu)先權日2012年8月28日
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