專利名稱：自適應(yīng)輸入/輸出緩沖器及其使用方法
自適應(yīng)輸入/輸出緩沖器及其使用方法 本申請(qǐng)是國(guó)際申請(qǐng)日為2004年10月14日、中國(guó)國(guó)家階段申請(qǐng)?zhí)枮?00480037752. X、題為“自適應(yīng)輸入/輸出緩沖器及其使用方法”的發(fā)明專利申請(qǐng)的分案申請(qǐng)。
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背景技術(shù)：
隨著數(shù)字系統(tǒng)中使用的頻率的增加，滿足定時(shí)約束變得更加困難或者甚至是不可能的。例如，公共時(shí)鐘總線協(xié)議被用來在存儲(chǔ)器器件和存儲(chǔ)器控制器間傳遞數(shù)據(jù)、地址和控制信號(hào)。這些信號(hào)相對(duì)于存儲(chǔ)器器件和存儲(chǔ)器控制器兩者公共的時(shí)鐘而被采樣。隨著公共時(shí)鐘的周期減少到與總線上的建立(set-up)和維持(hold)時(shí)間要求相
同的量級(jí)(order),在信號(hào)定時(shí)(timing)中涉及的印刷電路板和不同半導(dǎo)體的制造公差(tolerance)可能沒有嚴(yán)格到足以保證所有具有類似配置的系統(tǒng)可以滿足定時(shí)要求。此外，在例如個(gè)人計(jì)算機(jī)(PC)的“開放式”系統(tǒng)中，很多不同的系統(tǒng)配置是可能的，該系統(tǒng)具有來自不同來源的印刷電路板和不同類型和數(shù)量的存儲(chǔ)器設(shè)備。每種這樣的配置可以具有不同的定時(shí)特性并且這些整體的特性可能超出存儲(chǔ)器控制器的定時(shí)公差。因此，具有特定配置的系統(tǒng)可能不能運(yùn)轉(zhuǎn)，而其他的系統(tǒng)可能具有邊緣操作并且可能在某些環(huán)境條件下不能運(yùn)轉(zhuǎn)。
_7]附圖簡(jiǎn)要說明在附圖的視圖中，本發(fā)明的實(shí)施例以實(shí)施例的形式，而非限制性的形式來示出，其中圖I是其上安裝了器件和控制器的印刷電路板的方框圖；圖2和圖3是幫助理解本發(fā)明的一些實(shí)施例的示例性的時(shí)序圖；圖4圖示設(shè)置和調(diào)整定時(shí)參數(shù)的方法的流程圖；圖5圖示產(chǎn)生查找表的示例性方法的流程圖；圖6圖示確定要編程到驅(qū)動(dòng)阻抗(driving impedance)控制寄存器和輸出延遲(delay)控制寄存器的數(shù)值(digital value)的示例性方法的流程圖；圖7圖示要編程到輸出延遲控制寄存器和輸入延遲控制寄存器的數(shù)值的示例性校準(zhǔn)(calibration)序列的流程圖；圖8圖示要編程到輸出延遲控制寄存器和輸入延遲控制寄存器的數(shù)值的示例性的校準(zhǔn)算法的流程圖；圖9是包括印刷電路板的裝置的方框圖，該印刷電路板具有安裝在其之上的存儲(chǔ)器控制器；

圖10A-10D圖示要編程到圖9的存儲(chǔ)器控制器的延遲控制寄存器的數(shù)值的示例性校準(zhǔn)序列的流程圖；以及圖11是根據(jù)本發(fā)明的一些實(shí)施例的示例性可編程延遲單元的簡(jiǎn)化示意圖。應(yīng)該可以意識(shí)到，為了描述的簡(jiǎn)單和清晰，圖中所示的要素不一定按照比例來繪制。例如，為了清晰起見，一些要素的尺寸可能相對(duì)于其他要素被放大了。此外，在被認(rèn)為適當(dāng)?shù)牡胤?，在圖中重復(fù)了標(biāo)號(hào)，用來指示對(duì)應(yīng)的或類似的要素。發(fā)明詳細(xì)說明在以下詳細(xì)描述中，闡述了大量具體的細(xì)節(jié)以提供對(duì)本發(fā)明的實(shí)施例的透徹理解。然而，本領(lǐng)域普通技術(shù)人員將會(huì)理解，可在無需這些具體的細(xì)節(jié)的情況下實(shí)現(xiàn)本發(fā)明的實(shí)施例。此外，沒有詳細(xì)描述公知的方法、過程、組件和電路，以免模糊本發(fā)明。以下詳細(xì)描述的一些部分是根據(jù)算法和對(duì)計(jì)算機(jī)存儲(chǔ)器中的數(shù)據(jù)位或二進(jìn)制數(shù)字信號(hào)的操作的符號(hào)表示來介紹的。這些算法描述和表示可以是數(shù)據(jù)處理領(lǐng)域內(nèi)的技術(shù)人員使用的技術(shù)，以將他們工作的內(nèi)容傳達(dá)給本領(lǐng)域的其他技術(shù)人員。本發(fā)明的一些實(shí)施例涉及設(shè)置和/或動(dòng)態(tài)調(diào)整控制器的物理組件(component)的參數(shù)，該設(shè)置和/或動(dòng)態(tài)調(diào)整操作基于電氣耦合到控制器的一個(gè)或更多個(gè)器件(device)的屬性，并且基于將一個(gè)或更多個(gè)器件電氣耦合到控制器的介質(zhì)的屬性。其參數(shù)正被設(shè)置和
/或被調(diào)整的物理組件可以包括那些使得由控制器發(fā)送的電信號(hào)能夠被一個(gè)或更多個(gè)器件準(zhǔn)確接收的組件，以及那些使得由一個(gè)或更多個(gè)器件發(fā)送的電信號(hào)能夠被控制器準(zhǔn)確接收的組件。如圖I所示，根據(jù)本發(fā)明的一些實(shí)施例，印刷電路板(PCB)2可以包括控制器4、一個(gè)或更多個(gè)器件6、導(dǎo)體8和導(dǎo)體10。可選地，PCB 2可以包括圖形芯片5?？刂破?的示例的非窮盡列表包括中央處理單元(CPU)和存儲(chǔ)器控制器。例如，控制器4可以具有驅(qū)動(dòng)控制信號(hào)執(zhí)行讀和寫命令的能力，并且導(dǎo)體8和導(dǎo)體10可以是那些控制信號(hào)的總線的部分。器件6的示例的非窮盡列表可以包括存儲(chǔ)器器件和協(xié)處理器。以下描述針對(duì)單個(gè)器件6，但本發(fā)明的范圍不限于此。當(dāng)器件6裝配到PCB 2上時(shí)，導(dǎo)體8和導(dǎo)體10可以包括印刷電路板上的跡線(trace)。當(dāng)器件6裝配到可移除模塊上時(shí)，導(dǎo)體8和導(dǎo)體10可以包括例如印刷電路板上的跡線、可移除模塊的跡線和耦合這些跡線的導(dǎo)電連接器。本發(fā)明的實(shí)施例的以下描述參考時(shí)鐘的上升沿。然而，在本發(fā)明的其他實(shí)施例中可以改為參考時(shí)鐘的下降沿。輸出信號(hào)的參數(shù)以下描述闡述了控制器的物理組件以及如何設(shè)置和/或動(dòng)態(tài)調(diào)整這些物理組件的參數(shù)，以使得由控制器發(fā)送的電信號(hào)能夠被電氣耦合到控制器的一個(gè)或更多個(gè)器件準(zhǔn)確地接收。這些參數(shù)的設(shè)置和/或調(diào)整可以基于電氣耦合到控制器的一個(gè)或更多個(gè)器件的屬性以及基于將一個(gè)或更多個(gè)器件電氣耦合到控制器的介質(zhì)的屬性?？刂破?可以包括由可選的輸出延遲控制寄存器14和驅(qū)動(dòng)阻抗控制寄存器16控制的輸出通道12，該控制器4是集成電路或集成電路的一部分。輸出通道12可以從數(shù)字子系統(tǒng)(未示出)接收信號(hào)18，其穩(wěn)定的邏輯電平在時(shí)鐘20的每個(gè)周期內(nèi)改變不超過一次，并且可以在導(dǎo)體8上產(chǎn)生反映信號(hào)18的邏輯電平改變的輸出信號(hào)。器件6可以包括可以接收時(shí)鐘24和導(dǎo)體8上的信號(hào)作為輸入的輸入通道22。輸入通道22可以在時(shí)鐘24的上升沿對(duì)導(dǎo)體8上的信號(hào)的邏輯電平進(jìn)行采樣并且可以將采樣的邏輯電平輸出到信號(hào)25上。輸出通道12、輸出延遲控制寄存器14和驅(qū)動(dòng)阻抗控制寄存器16的一個(gè)目的可以是確保信號(hào)18的邏輯電平的改變由信號(hào)25的邏輯電平的改變準(zhǔn)確地反映。事實(shí)上，這將信號(hào)18轉(zhuǎn)換為信號(hào)25。由控制器4和器件6所形成的系統(tǒng)是公共時(shí)鐘系統(tǒng)。
在圖2的示例性時(shí)序圖中，時(shí)鐘20以周期Tpekiqd納秒(在上升沿(例如上升沿102、104和106)之間測(cè)得)振蕩。在本實(shí)施例中，信號(hào)18的邏輯電平在時(shí)鐘20的每個(gè)上升沿的Tajl納秒后改變。在圖2的示例性時(shí)序圖中，時(shí)間延遲Tajl是恒定的，但本發(fā)明的范圍不限于此。輸出通道(channel)可以包括可選的可編程延遲單元(delay cell) 26和可編程輸出緩沖器28?？删幊萄舆t單元26可以連續(xù)地采樣信號(hào)18的邏輯電平，并且可以在信號(hào)30上連續(xù)地輸出與信號(hào)18上采樣得到的邏輯電平基本上相等的邏輯電平。當(dāng)信號(hào)18的邏輯電平發(fā)生改變時(shí)，信號(hào)30的邏輯電平可以相應(yīng)地在時(shí)間延遲Tpdi后改變。正如以下更詳細(xì)解釋的，時(shí)間延遲Tpdi在一時(shí)間范圍內(nèi)可以是可編程的，并且可以根據(jù)存入輸出延遲控制寄存器14的數(shù)值來設(shè)置?？删幊叹彌_器28可以接收信號(hào)30作為輸入并且可以在導(dǎo)體8上產(chǎn)生輸出信號(hào)，
該輸出信號(hào)可以反映信號(hào)30的邏輯電平的改變。在導(dǎo)體8上可以使用電壓電平表示邏輯電平。例如高電壓電平可以表示一個(gè)邏輯電平，而低電壓電平可以表示另一個(gè)邏輯電平。因此，可編程輸出緩沖器28可以在導(dǎo)體8上產(chǎn)生電壓電平來反映信號(hào)30的邏輯電平的改變。雖然本發(fā)明的范圍不限于此，可編程輸出緩沖器28可以借助于將低電壓源(例如地)通過可編程輸出緩沖器28內(nèi)部的反向驅(qū)動(dòng)阻抗(sink driving impedance) f禹合到導(dǎo)體8而在導(dǎo)體8上產(chǎn)生低電壓電平。類似地，可編程輸出緩沖器28可以借助于將高電壓源通過可編程輸出緩沖器28內(nèi)部的源驅(qū)動(dòng)阻抗(source driving impedance) f禹合到導(dǎo)體8而在導(dǎo)體8上產(chǎn)生高電壓電平。驅(qū)動(dòng)阻抗控制寄存器16可以被耦合到可編程輸出緩沖器28，并且存儲(chǔ)在驅(qū)動(dòng)阻抗控制寄存器16中的數(shù)值可以控制可編程輸出緩沖器28的源驅(qū)動(dòng)阻抗和反向驅(qū)動(dòng)阻抗。(可替換地，驅(qū)動(dòng)阻抗控制寄存器16可以用兩個(gè)寄存器來代替，一個(gè)用于存儲(chǔ)可以控制可編程輸出緩沖器28的源驅(qū)動(dòng)阻抗的數(shù)值，另一個(gè)用于存儲(chǔ)可以控制可編程輸出緩沖器28的反向驅(qū)動(dòng)阻抗的數(shù)值。)因?yàn)閺牡偷礁叩倪^渡時(shí)間Tpmi (從高到低的過渡時(shí)間Tphu)可能受到可編程輸出緩沖器28的源驅(qū)動(dòng)阻抗(反向驅(qū)動(dòng)阻抗)的影響，其中在過渡時(shí)間期間導(dǎo)體8上的信號(hào)的電壓可能不能適當(dāng)?shù)乇硎救魏芜壿嬰娖?，所以?qū)動(dòng)阻抗控制寄存器16可以控制導(dǎo)體8上的信號(hào)的從低到高的過渡時(shí)間Tpmi和從高到低的過渡時(shí)間TPHU。此外，從低到高的過渡時(shí)間tPLHI和從高到低的過渡時(shí)間Tphu可能受到導(dǎo)體8的物理布局拓?fù)?layout topology)、導(dǎo)體8上的總的電容性負(fù)載、導(dǎo)體8的阻抗以及輸入通道22的輸入阻抗的影響。在圖2中示出了時(shí)鐘24的示例性時(shí)序圖，雖然本發(fā)明不局限于該實(shí)施例。在本實(shí)施例中，時(shí)鐘24可以以與時(shí)鐘20相同的頻率振蕩，具有Tpekiqd納秒的周期(在上升沿之間測(cè)得)，并且時(shí)鐘24的上升沿距時(shí)鐘20的上升沿可以具有Tskw納秒的恒定時(shí)間偏移。當(dāng)輸出通道12在時(shí)鐘20的上升沿后在導(dǎo)體8上產(chǎn)生邏輯電平，輸入通道22應(yīng)該在時(shí)鐘24的上升沿采樣該邏輯電平，該時(shí)鐘24的上升沿距時(shí)鐘20隨后的上升沿偏移了Tskw納秒。例如，當(dāng)輸出通道12在時(shí)鐘20的上升沿102 (104)后在導(dǎo)體8上產(chǎn)生高邏輯電平(低邏輯電平)時(shí)，輸入通道22應(yīng)該在時(shí)鐘24的上升沿114 (116)采樣該邏輯電平。
為了使輸入通道22能夠準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的邏輯電平，導(dǎo)體8上的信號(hào)的電壓可能必須至少在時(shí)鐘24的上升沿前的“建立時(shí)間”Tsui上穩(wěn)定于相應(yīng)的電壓電平，并且可能必須至少在時(shí)鐘24的上升沿后的“維持時(shí)間”Thi上保持穩(wěn)定于該電壓電平。換句話說，為了使輸入通道22準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的高(低)邏輯電平，必須滿足以下條件Ca)導(dǎo)體8上的信號(hào)的高(低)電壓必須在一時(shí)間段(time period)上是穩(wěn)定的，該時(shí)間段至少等于建立時(shí)間和維持時(shí)間的和；(b)導(dǎo)體8上的信號(hào)的高(低)電壓必須至少在時(shí)鐘24的上升沿后的Tm上是穩(wěn)定的；以及(c)導(dǎo)體8上的信號(hào)的高(低)電壓必須至少在時(shí)鐘24的上升沿前的Tsm上是穩(wěn)定的。針對(duì)高電壓和低電壓，條件(a)可以用以下關(guān)系式來表示I. Tpeeiod — Tplhi ^ TSU1+TH1 ；I’ . Tpeeiod — Tphli彡TSU1+TH1。條件(b)可以用以下關(guān)系式來表不(高電壓和低電壓的關(guān)系式相同)2. TC01+TPD1彡TH1+TSKW。針對(duì)高電壓和低電壓，條件(c)可以用以下關(guān)系式來表示3. Tpeeiod — Tcoi — Tpdi — Tplhi ^ Tsui — Tskw ；3 . Tpeeiod — Tcoi — Tpdi — Tphli ^ Tsui — TSKW。條件(b)和(c)可以表示為可編程延遲單元26引入的時(shí)間延時(shí)Tpdi的上限和下限，如以下關(guān)系式所示4. Tpeeiod — Tplhi — Tcoi — TSU1+TSKW ^ Tpdi ^ Tm+Tskw — Tcoi ；5. Tpeeiod — Tphli — Tcoi — TSU1+TSKW ^ Tpdi ^ Tm+Tskw — Tcoi?？梢钥闯觯诓蓸痈唠妷簳r(shí)，關(guān)系式I是滿足關(guān)系式2和3兩者的必要但不充分的條件。類似地，在采樣低電壓時(shí)，關(guān)系式I’是滿足關(guān)系式2和3’兩者的必要但不充分的條件。因此，一旦編程到驅(qū)動(dòng)阻抗控制寄存器16的數(shù)值被調(diào)整，從而關(guān)系式I和I’被滿足時(shí)，編程到輸出延遲控制寄存器14的數(shù)值可以被調(diào)整，從而關(guān)系式4和5兩者都被滿足。正如以下將詳細(xì)解釋的，可以通過編程到驅(qū)動(dòng)阻抗控制寄存器16和輸出延遲控制寄存器14的數(shù)值來調(diào)整關(guān)系式1、1’、4和5的可控參數(shù)，以補(bǔ)償關(guān)系式中所有其他參數(shù)的變化，從而滿足條件(a)、( b )和(c )。關(guān)系式I和I’Tpeeiod是固定值，而建立時(shí)間Tsm和維持時(shí)間Tm的準(zhǔn)確值可以受到例如器件6的制造公差的影響并且可以隨著例如周圍溫度的變化而變化。通過調(diào)整可編程輸出緩沖器28的源(反向)驅(qū)動(dòng)阻抗，可以調(diào)整從低到高的過渡時(shí)間Tmi (從高到低的過渡時(shí)間Tphu)從而滿足關(guān)系式I (I’)，也即導(dǎo)體8上的信號(hào)的高(低)電壓在等于至少建立時(shí)間Tsm和維持時(shí)間Thi之和的時(shí)間段上是穩(wěn)定的。應(yīng)該可以理解，從低到高的過渡時(shí)間Tmi (從高到低的過渡時(shí)間Tphu)不是由可編程輸出緩沖器28的源(反向)驅(qū)動(dòng)阻抗單獨(dú)來確定。相反，正如前面解釋的，從低到高的過渡時(shí)間Tmi和從高到低的過渡時(shí)間Tphu的準(zhǔn)確值受到導(dǎo)體8上的總的電容性負(fù)載、導(dǎo)體8的物理布局拓?fù)?、?dǎo)體8的阻抗和輸入通道22的輸入阻抗的影響。此外，根據(jù)例如耦合到導(dǎo)體8的器件6的數(shù)量和類型以及根據(jù)每個(gè)器件6的制造公差，導(dǎo)體8上的總的電容性負(fù)載可以變化。根據(jù)耦合到導(dǎo)體8的器件6的數(shù)量以及根據(jù)PCB 2的設(shè)計(jì)，導(dǎo)體8的物理布局拓?fù)淇梢宰兓?。根?jù)例如PCB 2的設(shè)計(jì)以及根據(jù)PCB 2的制造公差，導(dǎo)體8的阻抗可以變化。例如，根據(jù)器件6的類型和制造公差，輸入通道22的輸入阻抗可以變化。因?yàn)榇嬖谌绱硕嗫梢杂绊戧P(guān)系式I和I’中的其他參數(shù)的不同因素，控制從低到高的過渡時(shí)間Tpmi和從高到低的過渡時(shí)間Tphu的能力使得關(guān)系式I和I’能夠在各種情形下被滿足。關(guān)系式4和5Tpeeiod是固定值，并且在試圖滿足關(guān)系式4和5前，從低到高的過渡時(shí)間Tpmi和從高到低的過渡時(shí)間Tphu將已經(jīng)做過調(diào)整。然而，正如前面關(guān)于關(guān)系式I和I’所討論的，建立時(shí)間Tsm和維持時(shí)間Thi可以受到例如器件6的制造公差的影響并且可以例如隨著周圍溫度的變化而變化。類似地，時(shí)間延遲Τωι的準(zhǔn)確值可以受到例如控制器4的制造公差的
影響并且可以隨著例如周圍溫度的變化而變化。此外，時(shí)鐘20和時(shí)鐘24的上升沿之間的時(shí)間偏移Tskw的準(zhǔn)確值可以受到例如用于產(chǎn)生時(shí)鐘20和時(shí)鐘24的方法的影響。例如，時(shí)鐘24可以通過鎖相環(huán)(PLL)來產(chǎn)生，該鎖相環(huán)被鎖定到時(shí)鐘20并且具有恒定或變化的相位誤差。在另一個(gè)示例中，時(shí)間偏移Tskw可以作為在用于產(chǎn)生時(shí)鐘20和時(shí)鐘24的時(shí)鐘分配樹(未示出)中的信號(hào)間的歪斜(skew)的結(jié)果而發(fā)生，或者通過時(shí)鐘分配樹的信號(hào)的上升時(shí)間的差來發(fā)生。因此，為了使輸入通道22準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的邏輯電平，在調(diào)整可編程輸出緩沖器28的反向驅(qū)動(dòng)阻抗和源驅(qū)動(dòng)阻抗從而滿足關(guān)系式I和I’后，可以通過在輸出延遲控制寄存器14中設(shè)置適當(dāng)?shù)臄?shù)值來調(diào)整可編程延遲單元26的延遲Tpdi從而滿足關(guān)系式4和5兩者。用于輸入信號(hào)的參數(shù)以下的描述說明控制器的物理組件以及如何設(shè)置和/或動(dòng)態(tài)調(diào)整這些物理組件的參數(shù)以使得由電氣地耦合到控制器的一個(gè)或更多個(gè)器件所發(fā)送的電信號(hào)能夠被控制器準(zhǔn)確地接收。這些參數(shù)的設(shè)置和/或調(diào)整可以基于電氣地耦合到控制器的一個(gè)或更多個(gè)器件的屬性以及基于將一個(gè)或更多個(gè)器件耦合到控制器的介質(zhì)的屬性。器件6可以包括輸出通道32。輸出通道32可以接收信號(hào)34，其穩(wěn)定的邏輯電平在時(shí)鐘24的每個(gè)周期中改變不超過一次，并且可以在導(dǎo)體10上產(chǎn)生反映信號(hào)34的邏輯電平的改變的輸出信號(hào)。在導(dǎo)體10上可以使用電壓電平表示邏輯電平控制器4可以包括由輸入延遲控制寄存器13控制的輸入通道36。輸入通道36可以接收時(shí)鐘20和導(dǎo)體10的信號(hào)作為輸入，并且可以輸出信號(hào)38。輸入通道36可以在時(shí)鐘20的上升沿采樣導(dǎo)體10上的信號(hào)的邏輯電平并且可以在信號(hào)38上輸出經(jīng)采樣的邏輯電平。輸入通道36和輸入延遲控制寄存器13的一個(gè)目的可以是確保信號(hào)34的邏輯電平的改變由信號(hào)38的邏輯電平的改變來準(zhǔn)確地反映。實(shí)際上，這可以將信號(hào)34轉(zhuǎn)換為信號(hào)38。在圖3的示例性時(shí)序圖中，時(shí)鐘24以周期TP_D納秒(在上升沿之間測(cè)得)振蕩。在本示例中，導(dǎo)體10上的信號(hào)的邏輯電平在時(shí)鐘24的每個(gè)上升沿后的Iro2納秒開始改變。在圖3的示例性時(shí)序圖中，時(shí)間延遲Iro2是恒定的，雖然本發(fā)明的范圍不限于此。此外，導(dǎo)體10上從低電壓電平到高電壓電平的信號(hào)的過渡可以用低到高的過渡時(shí)間Tpm2來表征，在Tm2期間，導(dǎo)體10上的信號(hào)的電壓可能不能適當(dāng)?shù)乇硎救魏芜壿嬰娖?。類似地，?dǎo)體10上從高電壓電平到低電壓電平的信號(hào)的過渡可以用高到低的過渡時(shí)間Tpm2來表征，在T·期間，導(dǎo)體8上的信號(hào)的電壓可能不能適當(dāng)?shù)乇硎救魏芜壿嬰娖?。從低到高的過渡時(shí)間Tm2可以受到輸出通道32的源驅(qū)動(dòng)阻抗、導(dǎo)體10上的總的電容性負(fù)載、導(dǎo)體10的物理布局拓?fù)?、?dǎo)體10的阻抗和輸入通道36的輸入阻抗的影響。類似地，從高到低的過渡時(shí)間Tm2可以受到輸出通道32的反向驅(qū)動(dòng)阻抗、導(dǎo)體10上的總的電容性負(fù)載、導(dǎo)體10的物理布局拓?fù)洹⑤敵鐾ǖ?2的反向驅(qū)動(dòng)阻抗、導(dǎo)體10的阻抗和輸入通道36的輸入阻抗的影響。在圖3的示例性時(shí)序圖中，導(dǎo)體10上的電壓在時(shí)鐘24的上升沿202后的(TC02+TpLH2)納秒實(shí)現(xiàn)穩(wěn)定的高電壓電平，并且在時(shí)鐘24的上升沿204后的(Τω2+ΤΡΗ 2)納秒實(shí)現(xiàn)穩(wěn)定的低電壓電平，并且在時(shí)鐘24的上升沿206后的(TCQ2+TPm2)納秒實(shí)現(xiàn)穩(wěn)定的高電壓電平。輸入通道36可以包括輸入緩沖器40、可編程延遲單元42和輸入寄存器44。輸入寄存器44是用于數(shù)字子系統(tǒng)(未示出)的前端的一部分。在一些實(shí)施例中，輸入緩沖器40可以接收導(dǎo)體10上的信號(hào)作為輸入并且可以產(chǎn)生輸出信號(hào)46,該輸出信號(hào)46可以反映導(dǎo)體10上的信號(hào)的邏輯電平的改變。當(dāng)導(dǎo)體10上的信號(hào)的電壓表示特定的邏輯電平時(shí)，輸入緩沖器40可以在信號(hào)46上輸出相同的邏輯電平。然而，當(dāng)導(dǎo)體10上的信號(hào)的電壓沒有適當(dāng)?shù)乇硎救魏芜壿嬰娖綍r(shí)，例如在時(shí)間段T—和Tphl2期間，信號(hào)46也可能沒有適當(dāng)?shù)乇硎救魏芜壿嬰娖剑鐖D3的劃斜線的矩形所示。(在其他實(shí)施例中，輸入緩沖器40可以具有不同的行為。例如，輸入緩沖器40可以是施密特觸發(fā)輸入緩沖器，其中信號(hào)46總是表示適當(dāng)?shù)倪壿嬰娖?，但是根?jù)上升時(shí)間和下降時(shí)間，邏輯電平改變的時(shí)間可以變化。)可編程延遲單元42可以接收信號(hào)46作為輸入并且可以輸出信號(hào)48?？删幊萄舆t單元42可以連續(xù)地采樣信號(hào)46的邏輯電平，并且可以在信號(hào)48上連續(xù)地輸出與在信號(hào)46上采樣的邏輯電平基本相等的邏輯電平。當(dāng)信號(hào)46的邏輯電平發(fā)生改變時(shí)，信號(hào)48的邏輯電平可以在時(shí)間延遲Tpd2后相應(yīng)地改變。時(shí)間延遲Tpd2可以是可編程的，并且可以根據(jù)儲(chǔ)存在輸入延遲控制寄存器13中的數(shù)值來設(shè)置。輸入寄存器44可以在上升沿采樣信號(hào)48的邏輯電平并且可以輸出信號(hào)38。在時(shí)鐘20的每個(gè)上升沿后輸入寄存器44可以在信號(hào)38上輸出的邏輯電平可以與在時(shí)鐘20的上升沿在信號(hào)48上采樣到的邏輯電平基本相等。當(dāng)輸出通道32在時(shí)鐘24的上升沿后在導(dǎo)體10上產(chǎn)生邏輯電平時(shí)，輸入寄存器44應(yīng)該在時(shí)鐘20的上升沿采樣在信號(hào)48上的邏輯電平，該時(shí)鐘20的上升沿距時(shí)鐘20隨后的上升沿偏移了 Tskw納秒。例如，當(dāng)輸出通道32在時(shí)鐘24的上升沿202后在導(dǎo)體10上產(chǎn)生高邏輯電平時(shí)，輸入寄存器44應(yīng)該在時(shí)鐘20的上升沿214采樣在信號(hào)48上的邏輯電平。類似地，當(dāng)輸出通道32在時(shí)鐘24的上升沿204后在導(dǎo)體10之上產(chǎn)生低邏輯時(shí)，輸入寄存器44應(yīng)該在時(shí)鐘20的上升沿216采樣在信號(hào)48上的邏輯電平。為了使輸入寄存器44準(zhǔn)確地采樣信號(hào)48的邏輯電平，信號(hào)48的邏輯電平可能必須至少在時(shí)鐘20的上升沿前的“建立時(shí)間” Tsu2上穩(wěn)定，并且可能必須至少在時(shí)鐘20的上升沿后的“維持時(shí)間” Th2上保持穩(wěn)定。換句話說，為了使輸入寄存器44準(zhǔn)確地采樣信號(hào)48上的高(低)邏輯電平，必需滿足以下條件(d)信號(hào)48上的高(低)電壓必須在一時(shí)間段上是穩(wěn)定的，該時(shí)間段等于至少建立時(shí)間和維持時(shí)間的和；(e)信號(hào)48上的高(低)電壓必須至少在時(shí)鐘20的上升沿后的Th2上是穩(wěn)定的；以及(f)信號(hào)48上的高(低)電壓必須至少在時(shí)鐘20的上升沿前的Tsu2上是穩(wěn)定的。針對(duì)高電壓和低電壓，條件(d)可以用以下關(guān)系式來表示6. Tpeeiod — Tplh2 ^ TSU2+TH2 ；6’ . Tpeeiod — Tphl2彡TSU2+TH2。條件(e)可以用以下關(guān)系式來表示(高和低電壓具有相同的關(guān)系式)7. TC02+TPD2+TSKff彡TH2。針對(duì)高電壓和低電壓，條件(f)可以用以下關(guān)系式來表示8. Tpericid-T⑶2-Tpd2-Tplh2 ^ Tsu2+Tskw ；8 . Tperiod-Tco2-Tpd2-Tphl2 ^ TSU2+TSKW。條件(e)和(f)可以表示為可編程延遲單元42引入的時(shí)間延時(shí)Tpd2的上限和下限，如以下關(guān)系式所示9. Tpeeiod — Tplh2 — Tc02 — Tsu2 — Tskw ^ Tpd2 ^ Th2 — Tskw — Tc02 ；10. Tpeeiod — Tphl2 — Tc02 — Tsu2 — Tskw ^ Tpd2 ^ Th2 — Tskw — Tc02。正如以下將詳細(xì)解釋的，可以通過編程到輸入延遲控制寄存器13的數(shù)值來調(diào)整關(guān)系式9和10的可控參數(shù)(在關(guān)系式中用黑體強(qiáng)調(diào))，以補(bǔ)償關(guān)系式中所有其他參數(shù)的變化，從而滿足條件(e)和(f)。關(guān)系式6和6’根據(jù)本發(fā)明的實(shí)施例，從低到高的過渡時(shí)間Tpui2和從高到低的過渡時(shí)間Tm2是不能通過控制器4來控制的，并且因此假設(shè)滿足關(guān)系式6和6’。關(guān)系式9和10Tpekmi是固定值，然而建立時(shí)間Tsu2和維持時(shí)間Th2的準(zhǔn)確值可以受到例如控制器4的制造公差的影響，并且可以隨著例如周圍的溫度變化而變化。類似地，時(shí)間延遲Iro2的準(zhǔn)確值可以受到例如器件6的制造公差的影響，并且可以隨著例如周圍溫度的變化而變化。此外，時(shí)鐘20和時(shí)鐘24的上升沿之間的時(shí)間偏移Tskw的準(zhǔn)確值可以受到例如用于產(chǎn)生時(shí)鐘20和時(shí)鐘24的方法的影響。從低到高的過渡時(shí)間Tpm2和從高到低的過渡時(shí)間Tpm2的準(zhǔn)確值可以受到導(dǎo)體10上的總的電容性負(fù)載、導(dǎo)體10的物理布局拓?fù)?、?dǎo)體10的阻抗和輸入通道36的輸入阻抗的影響。此外，導(dǎo)體10上的總的電容性負(fù)載可以例如根據(jù)輸出通道32的輸出電容(capacitance)的變化以及根據(jù)每個(gè)器件6的類型和制造公差而變化。此外，導(dǎo)體10上的總的電容性負(fù)載可以例如根據(jù)電氣地耦合到導(dǎo)體10的可選的器件50的類型、數(shù)量和制造公差而變化。導(dǎo)體10的物理布局拓?fù)淇梢岳绺鶕?jù)PCB 2的布局而變化。導(dǎo)體10的阻抗可以根據(jù)PCB 2的設(shè)計(jì)和PCB 2的制造公差而變化。輸出通道32的輸出阻抗可以例如根據(jù)器件6的制造公差而變化。
因此，為了使輸入寄存器44準(zhǔn)確地采樣信號(hào)48的邏輯電平，可以通過在輸入延遲控制寄存器13中設(shè)置適當(dāng)?shù)臄?shù)值來調(diào)整可編程延遲單元42的延遲Tpd2，從而滿足關(guān)系式9和10兩者。設(shè)置和調(diào)整參數(shù)控制器的物理組件的參數(shù)由輸入延遲控制寄存器13、輸出延遲控制寄存器14以及驅(qū)動(dòng)阻抗控制寄存器16中的數(shù)值來確定。如圖4所示，這些寄存器的默認(rèn)值可以由實(shí)驗(yàn)室工作(400)來確定并且可以存入安裝在印刷電路板上的存儲(chǔ)器(401)。印刷電路板可以安裝在裝置中(402)，并且如果需要的話，存入寄存器的數(shù)值可以在裝置的操作期間進(jìn)行調(diào)整(403)。正如以下更詳細(xì)解釋的，圖5是400的更詳細(xì)的描述，而圖6是403的更詳細(xì)的描述。圖7描述了由圖5和圖6的方法所調(diào)用的方法，而圖8描述了由圖7的方法所調(diào)用的方法。PCB 2可以包括存儲(chǔ)關(guān)于PCB 2的配置信息64的一個(gè)或更多個(gè)存儲(chǔ)器62。配置信息64可以包括影響編程到驅(qū)動(dòng)阻抗控制寄存器16和輸出延遲控制寄存器14的數(shù)值的信息，例如電氣地耦合到導(dǎo)體8的器件6的類型和數(shù)量，并且可選擇地包括關(guān)于導(dǎo)體8的拓?fù)浜妥杩沟男畔?。配置信?4還可以包括影響編程到輸入延遲控制寄存器13的數(shù)值的信息，例如將電信號(hào)發(fā)送到導(dǎo)體10的器件6的類型、電氣地耦合到導(dǎo)體10的可選的器件50的類型和數(shù)量，并且可選地包括關(guān)于導(dǎo)體10的拓?fù)浜妥杩沟男畔?。PCB 2可以包括存儲(chǔ)用于編程驅(qū)動(dòng)阻抗控制寄存器16和輸出延遲控制寄存器14以及用于編程延遲控制寄存器13的信息的存儲(chǔ)器52?？商鎿Q地，存儲(chǔ)器52可以是控制器4的部分。這樣的信息可以以例如以下的數(shù)據(jù)結(jié)構(gòu)來安排驅(qū)動(dòng)阻抗查找表(LUT) 54、輸出窗口(window)中心查找表56、輸入窗口中心查找表58以及黃金模式表60。存儲(chǔ)器52的數(shù)據(jù)結(jié)構(gòu)的所有或一些中的數(shù)據(jù)可以是可編程的。此外，存儲(chǔ)器52可以包括一個(gè)或更多個(gè)存儲(chǔ)器器件，并且數(shù)據(jù)結(jié)構(gòu)可以分布在這些器件中。存儲(chǔ)器52還可以包括用于實(shí)現(xiàn)圖6、圖7和圖8的方法的軟件模塊。驅(qū)動(dòng)阻抗LUT 54可以包括一個(gè)或更多個(gè)表項(xiàng)(entry)。針對(duì)導(dǎo)體8上的特定的總的電容性負(fù)載、導(dǎo)體8上的特定的阻抗和輸入通道22的特定的輸入阻抗的表項(xiàng)可以包括控制可編程輸出緩沖器28的源驅(qū)動(dòng)阻抗的數(shù)值以及控制可編程輸出緩沖器28的反向驅(qū)動(dòng)阻抗的另一數(shù)值，這兩個(gè)數(shù)值使條件(a)能夠滿足。輸出窗口中心LUT 56可以包括一個(gè)或更多個(gè)表項(xiàng)。針對(duì)導(dǎo)體8上的特定的總的電容性負(fù)載、特定的時(shí)間偏移Tskw、導(dǎo)體8的特定的阻抗和輸入通道22的特定的輸入阻抗的表項(xiàng)可以包括控制可編程延遲單元26引入的時(shí)間延遲Tpdi的數(shù)值，該數(shù)值使得條件(b)和(C)能夠滿足。輸入窗口中心LUT 58可以包括一個(gè)或更多個(gè)表項(xiàng)。針對(duì)導(dǎo)體10的特定的總的電容性負(fù)載、特定的時(shí)間偏移Tskw、導(dǎo)體10的特定的阻抗和輸入通道36的特定的輸入阻抗的表項(xiàng)可以包括控制可編程延遲單元42引入的時(shí)間延遲Tpd2的數(shù)值，該數(shù)值使得條件(e)和Cf)能夠滿足。黃金模式表60可以包括數(shù)值的模式，該數(shù)值用于測(cè)試輸入通道22是否準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的邏輯電平。例如,黃金模式表60可以包括針對(duì)維持時(shí)間/建立時(shí)間違例(violation)設(shè)計(jì)的松弛(relaxed) /壓力(stress)測(cè)試模式。要用到的精確的模式可以依賴于許多因素，例如導(dǎo)體8的具體的拓?fù)湟约霸趯?dǎo)體8上傳遞數(shù)值使用的協(xié)議。然而，當(dāng)這些針對(duì)維持(建立)時(shí)間違例的數(shù)值的模式在導(dǎo)體8上產(chǎn)生并且時(shí)間延遲Tpdi接近其范圍的最小值(最大值)時(shí)，相比于用于壓力測(cè)試模式，用于松弛測(cè)試的模式的輸入通道22可以更有可能準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的邏輯電平。類似地，黃金模式表60可以包括數(shù)值的模式，該數(shù)值用于測(cè)試輸入寄存器44是否準(zhǔn)確地采樣導(dǎo)體10上的信號(hào)的邏輯電平。例如，黃金模式表60可以包括針對(duì)維持時(shí)間/建立時(shí)間違例設(shè)計(jì)的松弛/壓力測(cè)試模式。要用到的精確的模式可以依賴于許多因素例如導(dǎo)體10的具體的拓?fù)湟约霸趯?dǎo)體10上傳遞數(shù)值使用的協(xié)議。然而，當(dāng)這些用于維持(建立)時(shí)間違例的數(shù)值的模式在導(dǎo)體10上產(chǎn)生并且時(shí)間延遲Tpd2接近于其范圍的最小值(最大值)時(shí)，相比于用于壓力測(cè)試的模式，用于松弛測(cè)試的模式的輸入寄存器44可以更有可能準(zhǔn)確地采樣導(dǎo)體10上的信號(hào)的邏輯電平。此外黃金模式表60可以是可編程的，并且當(dāng)提供更加有效的測(cè)試的模式被開發(fā)
出時(shí)，如果需要的話，其內(nèi)容可以被更新或替換。圖5示出根據(jù)本發(fā)明的一些實(shí)施例確定要存入驅(qū)動(dòng)阻抗LUT 54、輸出窗口中心LUT56和輸入窗口中心LUT 58的默認(rèn)值的示例性方法的流程圖。雖然本發(fā)明的范圍不限于此，圖5的方法可以在特定的類型的PCB 2和安裝在其之上的存儲(chǔ)器52的組合的大批量生產(chǎn)之前執(zhí)行。存儲(chǔ)器52的“驗(yàn)證”版本可以例如使用控制器4的仿真和驗(yàn)證測(cè)試來產(chǎn)生(302)，以確定存入驅(qū)動(dòng)阻抗查找表54、輸出窗口中心查找表56和輸入窗口中心查找表58的表項(xiàng)中的“驗(yàn)證”數(shù)值。然而，由于例如PCB 2、控制器4、器件6和可選的器件50的制造公差，關(guān)于導(dǎo)體8上的信號(hào)的一個(gè)或更多個(gè)定時(shí)參數(shù)(Ta^ TPD1、Tphli, Tplhi, Tsui, Thi和Tskw)和關(guān)于導(dǎo)體10上的信號(hào)的一個(gè)或更多個(gè)定時(shí)參數(shù)和Tskw)可以具有與在仿真和驗(yàn)證測(cè)試期間用于定義存入存儲(chǔ)器52的驗(yàn)證版本的“驗(yàn)證”數(shù)值的值偏離(deviate)的值。因此，在某些操作條件下，存入存儲(chǔ)器52的驗(yàn)證版本的數(shù)值可能不足以使得輸入通道22準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的邏輯電平并且不足以使輸入寄存器44準(zhǔn)確地采樣導(dǎo)體10上的信號(hào)的邏輯電平。如果不期望表54、56和58的表項(xiàng)的校準(zhǔn)(502 )，存儲(chǔ)器52的驗(yàn)證版本可以用作存儲(chǔ)器52的“產(chǎn)品(piOduction)”版本(504)。因此，寄存器的默認(rèn)值是驗(yàn)證值。如果期望校準(zhǔn)(502)，可以在PCB 2上安裝存儲(chǔ)器52的“驗(yàn)證”版本(506)。PCB2可以被上電(power up)并且可以隨后讀取配置信息64。基于配置信息64選擇驗(yàn)證存儲(chǔ)器的驅(qū)動(dòng)阻抗查找表54、輸出窗口中心查找表56和輸入窗口中心查找表58的適當(dāng)?shù)谋眄?xiàng)，并且在選出的表項(xiàng)中的數(shù)值可以分別被編程到驅(qū)動(dòng)阻抗控制寄存器16、輸出延遲控制寄存器14和輸入延遲控制寄存器13 (508)?？梢允箍刂破?和器件6處于操作條件(510)下。例如，控制器4和器件6可以例如通過切換(toggle)導(dǎo)體8上的信號(hào)和導(dǎo)體10上的信號(hào)而被加熱到操作溫度，例如50° C。當(dāng)?shù)竭_(dá)期望的溫度時(shí)，可以執(zhí)行結(jié)合圖7更詳細(xì)描述的校準(zhǔn)序列，以確定驅(qū)動(dòng)阻抗查找表54和輸出窗口中心查找表56的數(shù)值，該數(shù)值針對(duì)PCB 2的具體的參數(shù)和安裝在PCB2上的器件6和控制器4的具體參數(shù)來校準(zhǔn)。此外，可以執(zhí)行類似的校準(zhǔn)序列(512)以確定輸入窗口中心查找表58的數(shù)值，該數(shù)值針對(duì)PCB 2的具體的參數(shù)和安裝在PCB 2上的器件
6、可選的器件50和控制器4的具體參數(shù)來校準(zhǔn)。可以使用由校準(zhǔn)序列確定的值來更新驅(qū)動(dòng)阻抗查找表54、輸出窗口中心查找表56和輸入窗口中心查找表58的一個(gè)或更多個(gè)適當(dāng)?shù)谋眄?xiàng)(514)，并且可以創(chuàng)建使用已更新值作為寄存器的默認(rèn)值的存儲(chǔ)器52的產(chǎn)品版本。此外，如果可能存在PCB 2的不同配置(例如，控制器4和可選的器件50可以永久地安裝在PCB 2上，而PCB 2的不同配置可以具有不同類型和數(shù)量的器件6)并且期望使得存儲(chǔ)器52的表存儲(chǔ)適合于每個(gè)不同配置的表項(xiàng)，那么可以在創(chuàng)建 要被安裝在PCB 2上的存儲(chǔ)器52的產(chǎn)品版本(504)前為每個(gè)配置(516和518)重復(fù)校準(zhǔn)過程(508到514)。圖6圖示根據(jù)本發(fā)明的一些實(shí)施例的示例性方法的流程圖，用于確定編程到驅(qū)動(dòng)阻抗控制寄存器16和輸出延遲控制寄存器14的數(shù)值，從而輸入通道22準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的邏輯電平，以及確定編程到輸入延遲控制寄存器13的數(shù)值，從而輸入寄存器44準(zhǔn)確地采樣導(dǎo)體10上的信號(hào)的邏輯電平。雖然本發(fā)明的范圍不限于此，包括圖I中的PCB 2的裝置每次上電時(shí)，可以執(zhí)行圖6的方法。PCB 2已在其上安裝有控制器4、一個(gè)或更多個(gè)器件6、可選的器件50、存儲(chǔ)器62和存儲(chǔ)器52的產(chǎn)品版本?？梢越oPCB 2上電并且隨后讀取配置信息64?？梢曰谂渲菩畔?4選擇驅(qū)動(dòng)阻抗查找表54、輸出窗口中心查找表56和輸入窗口中心查找表58的適當(dāng)?shù)谋眄?xiàng)，并且可以將在選出表項(xiàng)中的數(shù)值分別編程到驅(qū)動(dòng)阻抗控制寄存器16、輸出延遲控制寄存器14和輸入延遲控制寄存器13 (508)。可以使控制器4和器件6處于操作條件(510)下。例如，控制器4和器件6可以例如通過切換導(dǎo)體8上的信號(hào)和導(dǎo)體10上的信號(hào)而被加熱到操作溫度，例如50°C。當(dāng)?shù)竭_(dá)期望的溫度時(shí)，使用存入黃金模式表60的針對(duì)維持時(shí)間和建立時(shí)間違例設(shè)計(jì)的壓力測(cè)試的模式來測(cè)試輸入通道22準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的邏輯電平和輸入寄存器44準(zhǔn)確地采樣導(dǎo)體10上的信號(hào)的邏輯電平(612)。如果測(cè)試失敗(614)，該方法可以退出，同時(shí)報(bào)告該失敗(616)。可選擇地,在退出前,可以使用存入黃金模式表60的針對(duì)維持時(shí)間和建立時(shí)間違例設(shè)計(jì)的松弛測(cè)試的模式來重復(fù)該測(cè)試(618)。如果該重復(fù)測(cè)試失敗(620),該方法可以退出，同時(shí)報(bào)告該失敗(616)。然而，如果壓力測(cè)試沒有失敗或者如果松弛測(cè)試沒有失敗，該方法可以繼續(xù)到關(guān)于上電校準(zhǔn)的判斷622。如果期望在驅(qū)動(dòng)阻抗控制寄存器16和輸出窗口延遲控制寄存器14中的數(shù)值的上電校準(zhǔn)(622)，可以執(zhí)行關(guān)于圖7更詳細(xì)描述的校準(zhǔn)序列以確定驅(qū)動(dòng)阻抗控制寄存器16和輸出窗口延遲控制寄存器14的數(shù)值，該數(shù)值針對(duì)PCB 2的當(dāng)前參數(shù)和安裝在PCB 2上的器件6和控制器4的當(dāng)前參數(shù)而被調(diào)整。此外，可以執(zhí)行類似的校準(zhǔn)序列(512)以確定輸入延遲控制寄存器13的數(shù)值，該數(shù)值針對(duì)PCB 2的當(dāng)前參數(shù)和安裝在PCB 2上的器件6、可選器件50和控制器4的當(dāng)前參數(shù)而被調(diào)整。如果校準(zhǔn)失敗(624)，該方法可以退出，同時(shí)報(bào)告該失敗(626)。但是，如果該校準(zhǔn)沒有失敗并且如果該校準(zhǔn)序列為驅(qū)動(dòng)阻抗控制寄存器16、輸出延遲控制寄存器14和輸入延遲控制寄存器13中的至少一個(gè)確定不同于在508中編程的默認(rèn)值的值，對(duì)應(yīng)寄存器的內(nèi)容將被校準(zhǔn)序列確定的值所替換(630 )。在控制器4和器件6操作期間，周圍溫度的改變、控制器4和器件6的電源電壓的漂移(drift)和其他因素可以導(dǎo)致導(dǎo)體8和10上的信號(hào)的定時(shí)參數(shù)的變化。為了補(bǔ)償這些變化，如果需要的話，可以在反復(fù)操作(recurring)的基礎(chǔ)來重復(fù)(632和634)對(duì)寄存器13、14和16的內(nèi)容的校準(zhǔn)(512)。該校準(zhǔn)的重復(fù)甚至可以發(fā)生在不需要上電校準(zhǔn)(622)的情況下。應(yīng)該注意到，即使在上電時(shí)刻，基于配置信息64的存入存儲(chǔ)器52和編程到寄存器的默認(rèn)值導(dǎo)致了使用壓力黃金模式的實(shí)際運(yùn)行(alive)測(cè)試或使用松弛黃金模式的實(shí)際運(yùn)行測(cè)試的成功執(zhí)行，實(shí)際運(yùn)行測(cè)試可能在小的余量上成功。通過使用校準(zhǔn)序列校準(zhǔn)所述值并且使用校準(zhǔn)值來更新寄存器，使用黃金模式成功通過測(cè)試的余量可以增加。圖7示出根據(jù)本發(fā)明的實(shí)施例，針對(duì)被編程到輸出延遲控制寄存器14和輸入延遲
控制寄存器13的數(shù)值的示例性校準(zhǔn)序列的流程圖。圖5和圖6的方法涉及的校準(zhǔn)序列512可以包括圖7的序列，但本發(fā)明的范圍不限于此。當(dāng)圖7的序列被圖5的方法調(diào)用時(shí)，輸入延遲控制寄存器13和輸出延遲控制寄存器14已經(jīng)被分別被編程為來自輸入中心查找表58和輸出中心查找表56的默認(rèn)值，根據(jù)圖5的508中的配置信息64，該默認(rèn)值已經(jīng)從表中被選出。類似地，當(dāng)圖7的序列被圖6的序列調(diào)用時(shí)，輸入延遲控制寄存器13和輸出延遲控制寄存器14已經(jīng)被編程為根據(jù)圖6的508中的配置信息從查找表選出的默認(rèn)值或被編程為由先前的圖6的630中調(diào)用圖7的校準(zhǔn)序列所確定的值?？梢詧?zhí)行校準(zhǔn)算法來求輸出延遲控制寄存器14的值(704)。正如下面關(guān)于圖8所解釋的，校準(zhǔn)算法可以為輸出延遲控制寄存器14確定一個(gè)或更多個(gè)值，其中在該值上輸入通道22準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的邏輯電平。輸出延遲控制寄存器14的校準(zhǔn)值可以被選為這些值的中間值(706)。輸出延遲控制寄存器14可以隨后編程為校準(zhǔn)值(708)，并且針對(duì)輸入延遲控制寄存器13的值可以執(zhí)行校準(zhǔn)算法(710)。校準(zhǔn)算法可以為輸入延遲控制寄存器13確定一個(gè)或更多個(gè)值，其中在該值上輸入寄存器44可以正確采樣導(dǎo)體10上的信號(hào)的邏輯電平。輸入延遲控制寄存器13的校準(zhǔn)值可以被選為這些值的中間值(712)。然而，如果校準(zhǔn)算法(704)不能確定輸出延遲控制寄存器14的任何值，其中在該值上輸入通道22準(zhǔn)確地采樣導(dǎo)體8上的信號(hào)的邏輯電平，那么，該方法可以報(bào)告失敗(714)并退出。類似地，如果校準(zhǔn)算法(710)不能確定輸入延遲控制寄存器13的任何值，其中在該值上輸入寄存器44準(zhǔn)確地采樣導(dǎo)體10上的信號(hào)的邏輯電平，那么，該方法可以報(bào)告失敗(714)并退出。圖8圖示根據(jù)本發(fā)明的一些實(shí)施例的示例性校準(zhǔn)算法的流程圖，該示例性校準(zhǔn)算法用來獲得被編程到輸出延遲控制寄存器14和輸入延遲控制寄存器13的數(shù)值。圖6的方法在704和710涉及的校準(zhǔn)算法可以包括圖8的算法，但本發(fā)明的范圍不限于此。要被校準(zhǔn)的寄存器(在圖7的704中的輸出延遲控制寄存器14和在圖7的710中的輸入延遲控制寄存器13)被編程到對(duì)應(yīng)于由寄存器控制的延遲單元的值，該延遲單元具有其區(qū)間內(nèi)最小延遲(802)。在第一測(cè)試中，被設(shè)計(jì)為用于建立時(shí)間違例的壓力測(cè)試的模式通過信號(hào)18被發(fā)送到器件6并且從信號(hào)34被發(fā)送回控制器4 (804)。如果在信號(hào)38上接收到的數(shù)值與通過信號(hào)18發(fā)送的數(shù)值不同(806)，被編程的值被標(biāo)記為失敗(808)。然而，如果在信號(hào)38上接收到的數(shù)值與從信號(hào)18發(fā)送的數(shù)值匹配，執(zhí)行第二測(cè)試。在第二測(cè)試中，被設(shè)計(jì)為用于維持時(shí)間違例的壓力測(cè)試的模式通過信號(hào)18被發(fā)送到器件6并且從信號(hào)34被發(fā)送回控制器4 (810)。如果在信號(hào)38上接收到的數(shù)值與通過信號(hào)18發(fā)送的數(shù)值不同(812)，被編程的值被標(biāo)記為失敗(808)。然而，如果在信號(hào)38上接收的數(shù)值與從信號(hào)18發(fā)送的數(shù)值匹配(806)，被編程的值被標(biāo)記為通過(814)。要被校準(zhǔn)的寄存器可以隨后被編程為增大的值，從而由寄存器控制的延遲單元具有仍處于其區(qū)間內(nèi)的增大的延遲(848)，并且第一測(cè)試(和第二測(cè)試，如果適合)可以被重復(fù)。增大的被編程的值可以被標(biāo)記為失敗或通過。當(dāng)寄存器的所有的可編程值都已經(jīng)被測(cè)
試(816)后，核查可編程值的結(jié)果(820)。如果所有的編程值使測(cè)試失敗，那么報(bào)告失敗并且該方法退出。如果并非所有的編程值使測(cè)試失敗，那么報(bào)告通過測(cè)試的值(824)并且該方法退出。雙向信號(hào)前面的描述集中于分開的導(dǎo)體8和10，其中每個(gè)導(dǎo)體載送各自的信號(hào)。然而，本發(fā)明的實(shí)施例同樣可以應(yīng)用于將控制器4的輸出通道12電氣耦合到器件6的輸入通道22以及將器件6的輸出通道32電氣耦合到控制器4的輸入通道36的單個(gè)導(dǎo)體的情況。在控制器4內(nèi)，可編程輸出緩沖器28的輸出和輸入緩沖器40的輸入將被電氣耦合。在器件6內(nèi)，通道32的輸出和通道22的輸入將被電氣耦合?？梢允褂萌魏芜m當(dāng)?shù)募夹g(shù)來確保在任何給定的時(shí)間輸出通道12和輸出通道32中只有一個(gè)在單個(gè)導(dǎo)體上發(fā)送信號(hào)，該技術(shù)包括例如開漏(open drain)輸出和高阻抗輸出的公知技術(shù)。導(dǎo)體組前面的描述集中于單個(gè)導(dǎo)體8和10。在前面的描述中，每個(gè)導(dǎo)體具有各自的輸入通道和輸出通道，其中控制器4中的通道由寄存器控制。然而應(yīng)該理解，當(dāng)一組導(dǎo)體類似時(shí)，控制器4可以具有包括用于控制導(dǎo)體組中的導(dǎo)體的輸入通道的單個(gè)輸入延遲控制寄存器，以及用于控制導(dǎo)體組中導(dǎo)體的輸出通道的單個(gè)輸出延遲控制寄存器和單個(gè)驅(qū)動(dòng)阻抗控制寄存器。在導(dǎo)體組中的導(dǎo)體間的相似性可以包括例如在可應(yīng)用的情況下的跡線拓?fù)涞南嗨菩浴⑿盘?hào)轉(zhuǎn)換行為的相似性和信號(hào)協(xié)議的相似性。例如，如果地址信號(hào)用64位來表示，那么載送這些位的64個(gè)導(dǎo)體可以被視為相同組的一部分，并且控制器4可以包括單個(gè)輸出延遲控制寄存器和單個(gè)驅(qū)動(dòng)阻抗控制寄存器，以控制地址信號(hào)的64個(gè)導(dǎo)體的輸出通道。示例件裝置根據(jù)本發(fā)明的一些實(shí)施例在圖9中示出了示例性裝置900。裝置900可以包括印刷電路板(PCB) 902。裝置900可以可選地包括音頻輸入器件901。在圖9中未示出裝置900的公知的組件和電路，以免模糊本發(fā)明。裝置900的示例的非窮據(jù)性列表包括桌面型個(gè)人計(jì)算機(jī)、服務(wù)器計(jì)算機(jī)、膝上型計(jì)算機(jī)、筆記本式計(jì)算機(jī)、手持型計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)、移動(dòng)電話等，以及任何具有高速總線和存儲(chǔ)器子系統(tǒng)的嵌入式應(yīng)用。
處理器903、基本輸入/輸出系統(tǒng)(BIOS)器件952、存儲(chǔ)器控制器904、存儲(chǔ)器庫(bank)916和可選的存儲(chǔ)器庫917可以安裝在PCB 902上。(在一些實(shí)施例中，存儲(chǔ)器控制器904可以是處理器903的一部分。)圖形芯片905可以可選地安裝在PCB 902上。未示出也可以安裝在PCB 902上的附加組件，以免模糊本發(fā)明。處理器903的示例的非窮舉性列表包括中央處理單元(CPU)、數(shù)字信號(hào)處理器(DSP)、精簡(jiǎn)指令集計(jì)算機(jī)(RISC)、復(fù)雜指令集計(jì)算機(jī)(CISC)等。此外，處理器903可以是專用集成電路(ASIC)的一部分，或者可以是專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)的一部分。BIOS器件952的示例的非窮舉性列表包括閃存存儲(chǔ)器、電可擦除可編程只讀存儲(chǔ)器(EEPROM)等。BIOS器件952可以包括用于實(shí)現(xiàn)圖6、圖10A-10D和圖8的方法的軟件模塊。存儲(chǔ)器控制器904的示例的非窮舉性列表包括總線橋(bridge)、外設(shè)部件互聯(lián)
(PCI)北橋、PCI南橋、圖形加速端口(AGP)橋、存儲(chǔ)器接口器件等，或它們的組合。此外，存儲(chǔ)器控制器904可以是專用集成電路(ASIC)的一部分，或芯片組的一部分，或?qū)Ｓ脴?biāo)準(zhǔn)產(chǎn)品(ASSP)的一部分。存儲(chǔ)器庫916和917中的一個(gè)或兩個(gè)可以是可移除模塊，例如雙列直插式存儲(chǔ)器模塊(DMM)、小型雙列直插式存儲(chǔ)器模塊(SODMM)、單列直插式存儲(chǔ)器模塊(SMM)、RAMBUS直插式存儲(chǔ)器模塊(RIMM)等?？商鎿Q地，存儲(chǔ)器庫916和917中的一個(gè)或兩個(gè)可以是不可移除的，例如可以永久地附接在PCB 902上。存儲(chǔ)器庫916和917可以分別包括一個(gè)或更多個(gè)存儲(chǔ)器器件906和907。存儲(chǔ)器器件906和907的示例的非窮舉性列表包括同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(SDRAM)器件、RAMBUS動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(RDRAM)器件、雙倍數(shù)據(jù)速率(DDR)存儲(chǔ)器器件、靜態(tài)隨機(jī)訪問存儲(chǔ)器(SRAM)等。BIOS器件952是圖I的存儲(chǔ)器52的特定實(shí)施例，存儲(chǔ)器控制器904是圖I的控制器4的特定實(shí)施例，而存儲(chǔ)器器件906和907是圖I的器件6的特定實(shí)施例。因此，以下描述將關(guān)注控制存儲(chǔ)器控制器904中的寄存器的編程，該存儲(chǔ)器控制器904控制存儲(chǔ)器控制器904和存儲(chǔ)器器件906和907間的信號(hào)的存儲(chǔ)器控制器904中的輸入和輸出通道。存儲(chǔ)器控制器904可以通過各種導(dǎo)體組耦合到存儲(chǔ)器器件906和存儲(chǔ)器器件907。對(duì)于一組載送一個(gè)或更多個(gè)輸出信號(hào)的一個(gè)或更多個(gè)導(dǎo)體來說，存儲(chǔ)器控制器904可以包括類似于圖I的輸出通道12的一個(gè)或更多個(gè)輸出通道(未示出)。對(duì)于一組載送一個(gè)或更多個(gè)輸入信號(hào)的一個(gè)或更多個(gè)導(dǎo)體來說，存儲(chǔ)器控制器904可以包括類似于圖I的輸入通道36的一個(gè)或更多個(gè)輸入通道(未不出)。導(dǎo)體920的一組可以載送用于從存儲(chǔ)器器件906和/或存儲(chǔ)器器件907讀取數(shù)據(jù)的存儲(chǔ)器數(shù)據(jù)輸入(MDIN)信號(hào)。導(dǎo)體920還可以載送用于將數(shù)據(jù)寫入存儲(chǔ)器器件906和/或存儲(chǔ)器器件907的存儲(chǔ)器數(shù)據(jù)輸出(MDOUT)信號(hào)。存儲(chǔ)器控制器904可以包括單個(gè)驅(qū)動(dòng)阻抗控制寄存器和可選的單個(gè)輸出延遲控制寄存器，用于控制在導(dǎo)體920上輸出MDOUT信號(hào)存儲(chǔ)器控制器904的輸出通道。類似地，存儲(chǔ)器控制器904可以包括單個(gè)輸入延遲控制寄存器，用于控制接收導(dǎo)體920上的MDIN信號(hào)的存儲(chǔ)器控制器904的輸入通道。導(dǎo)體922的另一組可以將地址信號(hào)從存儲(chǔ)器控制器904載送到存儲(chǔ)器器件906和/或存儲(chǔ)器器件907。存儲(chǔ)器控制器904可以包括單個(gè)驅(qū)動(dòng)阻抗控制寄存器和可選的單個(gè)輸出延遲控制寄存器，用于控制在導(dǎo)體922上輸出地址信號(hào)的存儲(chǔ)器控制器904的輸出通道。單個(gè)導(dǎo)體924可以將時(shí)鐘信號(hào)從存儲(chǔ)器控制器904載送到存儲(chǔ)器器件906和/或存儲(chǔ)器器件907 (類似于圖I的時(shí)鐘20和時(shí)鐘24)。存儲(chǔ)器控制器904可以包括單個(gè)驅(qū)動(dòng)阻抗控制寄存器和可選的單個(gè)輸出延遲控制寄存器，用于控制在導(dǎo)體924上輸出時(shí)鐘信號(hào)的存儲(chǔ)器控制器904的輸出通道。導(dǎo)體926 (927)的另一組可以將“芯片選擇”信號(hào)從存儲(chǔ)器控制器904載送到存儲(chǔ)器器件906(907)。芯片選擇信號(hào)用于向特定存儲(chǔ)器器件通知在其他導(dǎo)體上發(fā)送的信號(hào)，也即地址信號(hào)和MDIN信號(hào)，是針對(duì)該存儲(chǔ)器器件的。存儲(chǔ)器控制器904可以包括單個(gè)驅(qū)動(dòng)阻抗控制寄存器和可選的單個(gè)輸出延遲控制寄存器，用于控制將導(dǎo)體926上的芯片選擇信號(hào)輸出的存儲(chǔ)器控制器904的輸出通道，并且可以包括另一個(gè)單個(gè)驅(qū)動(dòng)阻抗控制寄存器和另一個(gè)可選的單個(gè)輸出延遲控制寄存器，用于控制在導(dǎo)體927上輸出芯片選擇信號(hào)的存儲(chǔ)
器控制器904的輸出通道。
_0] 示例性的校準(zhǔn)序列圖10A-10D是根據(jù)本發(fā)明的一些實(shí)施例，要被編程到存儲(chǔ)器控制器904的延遲控制寄存器的數(shù)值的示例性校準(zhǔn)序列的流程圖描述。圖10A-10D的示例性校準(zhǔn)序列所影響的控制寄存器有a) “數(shù)據(jù)輸出延遲控制寄存器” 一用于在導(dǎo)體920上輸出MDOUT信號(hào)的存儲(chǔ)器控制器904的輸出通道的輸出延遲控制寄存器(在圖IOA中示出數(shù)據(jù)輸出延遲控制寄存器的校準(zhǔn)過程)；b) “數(shù)據(jù)輸入延遲控制寄存器用于接收導(dǎo)體920上的MDIN信號(hào)的存儲(chǔ)器控制器904的輸入通道的輸入延遲控制寄存器(在圖IOB中示出數(shù)據(jù)輸入延遲控制寄存器的校準(zhǔn)過程)；c)“地址延遲控制寄存器”一用于在導(dǎo)體922上輸出地址信號(hào)的存儲(chǔ)器控制器904的輸出通道的輸出延遲控制寄存器(在圖IOC中示出地址延遲控制寄存器的校準(zhǔn)過程)；d) “第一芯片選擇控制寄存器” 一用于在導(dǎo)體926上將芯片選擇信號(hào)輸出到存儲(chǔ)器器件906的存儲(chǔ)器控制器904的輸出通道的輸出延遲控制寄存器(在圖IOD中示出第一芯片選擇控制寄存器的校準(zhǔn)過程)；以及e) “第二芯片選擇控制寄存器” 一用于在導(dǎo)體927上將芯片選擇信號(hào)輸出到存儲(chǔ)器器件907的存儲(chǔ)器控制器904的輸出通道的輸出延遲控制寄存器(在圖IOD中示出第二芯片選擇控制寄存器的校準(zhǔn)過程)。在產(chǎn)品BIOS的產(chǎn)生期間，當(dāng)圖10A-10D的序列被調(diào)用時(shí)，寄存器已經(jīng)被處理器903使用來自BIOS器件952中的查找表的值編程，該值已經(jīng)由處理器903根據(jù)存儲(chǔ)在存儲(chǔ)器(例如EEPR0M、閃存存儲(chǔ)器等)中的配置信息936選出。例如，當(dāng)存儲(chǔ)器庫916和/或存儲(chǔ)器庫917是DIMM存儲(chǔ)器時(shí)，用于讀取配制信息936和937的協(xié)議可以是串行存在檢測(cè)(STO)協(xié)議。類似地,在上電校準(zhǔn)或反復(fù)校準(zhǔn)(recurring calibration)期間，當(dāng)圖10A-10D的序列被調(diào)用以補(bǔ)償改變(如圖6所示)時(shí)，已經(jīng)用根據(jù)配制信息936和937選自BIOS器件952中的查找表的值或由之前對(duì)10A-10D的校準(zhǔn)序列的調(diào)用所確定的值編程了寄存器。
可以對(duì)“數(shù)據(jù)輸出延遲控制寄存器”的值執(zhí)行校準(zhǔn)算法，其中存儲(chǔ)器控制器904的延遲控制寄存器可以被編程到默認(rèn)值(1000)，并且存儲(chǔ)器數(shù)據(jù)輸出信號(hào)(MDOUT)被發(fā)送到存儲(chǔ)器器件906(1002)。以上結(jié)合圖8描述了示例性的校準(zhǔn)算法。正如上面結(jié)合圖8所解釋的，校準(zhǔn)算法可以為“數(shù)據(jù)輸出延遲控制器寄存器”確定一個(gè)或更多個(gè)值，其中在該值上存儲(chǔ)器器件906的輸入通道準(zhǔn)確地采樣導(dǎo)體920上的MDOUT信號(hào)的邏輯電平。存儲(chǔ)器控制器904的延遲控制寄存器可以被編程到默認(rèn)值(1004)?？梢詾椤皵?shù)據(jù)輸出延遲控制寄存器”的值重復(fù)校準(zhǔn)算法，其中，這一次存儲(chǔ)器數(shù)據(jù)輸出(MDOUT)信號(hào)被發(fā)送到存儲(chǔ)器器件907 (1006)。這一次，校準(zhǔn)算法可以為“數(shù)據(jù)輸出延遲控制器寄存器”確定一個(gè)或更多個(gè)值，其中在該值上存儲(chǔ)器器件907的輸入通道準(zhǔn)確地采樣導(dǎo)體920上的MDOUT信號(hào)的邏輯電平。如果在1002和1006中由校準(zhǔn)算法確定的值中的一些定義了通過算法測(cè)試的值的重疊區(qū)域，那么“數(shù)據(jù)輸出延遲控制寄存器”的校準(zhǔn)值可以被選為這些 重疊值的中間值(1008)。隨后可以用校準(zhǔn)值編程“數(shù)據(jù)輸出延遲控制寄存器”，并且可以用默認(rèn)值編程其他的延遲控制寄存器(1010)?？梢詫?duì)“數(shù)據(jù)輸入延遲控制寄存器”的值執(zhí)行校準(zhǔn)算法，其中從存儲(chǔ)器器件906接收存儲(chǔ)器數(shù)據(jù)輸入信號(hào)(MDIN) (1012)。校準(zhǔn)算法可以為“數(shù)據(jù)輸入延遲控制寄存器”確定一個(gè)或更多個(gè)值，其中在該值上存儲(chǔ)器控制器904的輸入通道準(zhǔn)確地采樣導(dǎo)體920上的來自存儲(chǔ)器器件906的MDIN信號(hào)的邏輯電平。隨后可以用校準(zhǔn)值編程“數(shù)據(jù)輸出延遲控制寄存器”，并且可以用默認(rèn)值編程其他的延遲控制寄存器(1014)?？梢詾椤皵?shù)據(jù)輸入延遲控制寄存器”的值重復(fù)校準(zhǔn)算法，其中，這一次存儲(chǔ)器數(shù)據(jù)輸入(MDIN)信號(hào)接收自存儲(chǔ)器器件907 (1016)。這一次，校準(zhǔn)算法可以為“數(shù)據(jù)輸入延遲控制器寄存器”確定一個(gè)或更多個(gè)值，其中在該值上存儲(chǔ)器器件904的輸入通道準(zhǔn)確地采樣導(dǎo)體920上的來自存儲(chǔ)器器件907的MDIN信號(hào)的邏輯電平。如果在1012和1016中由校準(zhǔn)算法確定的值中的一些定義了通過了算法測(cè)試的值的重疊區(qū)域，那么“數(shù)據(jù)輸入延遲控制寄存器”的校準(zhǔn)值可以被選為這些重疊值的中間值(1018)。隨后可以用校準(zhǔn)值編程“數(shù)據(jù)輸出延遲控制寄存器”和“數(shù)據(jù)輸入延遲控制寄存器”，并且可以用默認(rèn)值編程其他的延遲控制寄存器(1020)。可以對(duì)“地址延遲控制寄存器”的值執(zhí)行校準(zhǔn)算法(1022)。校準(zhǔn)算法可以為“地址延遲控制寄存器”確定一個(gè)或更多個(gè)值，其中在該值上存儲(chǔ)器器件906的輸入通道準(zhǔn)確地采樣導(dǎo)體922上的地址信號(hào)的邏輯電平。隨后可以用校準(zhǔn)值編程“數(shù)據(jù)輸出延遲控制寄存器”和“數(shù)據(jù)輸入延遲控制寄存器”，并且可以用默認(rèn)值編程其他的延遲控制寄存器(1024)可以對(duì)“地址延遲控制寄存器”的值重復(fù)校準(zhǔn)算法，其中這一次地址信號(hào)接收自存儲(chǔ)器器件907 (1026)。這一次，校準(zhǔn)算法可以為“地址延遲控制器寄存器”確定一個(gè)或更多個(gè)值，其中在該值上存儲(chǔ)器器件907的輸入通道準(zhǔn)確地采樣導(dǎo)體922上的地址信號(hào)的邏輯電平。如果在1022和1026中由校準(zhǔn)算法確定的值的一些定義了通過算法測(cè)試的值的重疊區(qū)域，那么“地址延遲控制寄存器”的校準(zhǔn)值可以被選為這些重疊值的中間值(1028)。隨后可以用校準(zhǔn)值編程“數(shù)據(jù)輸出延遲控制寄存器”、“數(shù)據(jù)輸入延遲控制寄存器”和“地址延遲控制寄存器”，并且可以用默認(rèn)值編程其他的延遲控制寄存器(1030 )?？梢詫?duì)“第一芯片選擇延遲控制寄存器”的值執(zhí)行校準(zhǔn)算法(1032)。校準(zhǔn)算法可以為“第一芯片選擇延遲控制寄存器”確定一個(gè)或更多個(gè)值，其中在該值上存儲(chǔ)器器件906的輸入通道準(zhǔn)確地采樣導(dǎo)體926上的芯片選擇信號(hào)的邏輯電平?！暗谝恍酒x擇延遲控制寄存器”的校準(zhǔn)值可以被選為這些值的中間值(1034 )。隨后可以用校準(zhǔn)值編程“數(shù)據(jù)輸出延遲控制寄存器”、“數(shù)據(jù)輸入延遲控制寄存器”、“地址延遲控制寄存器”和“第一芯片選擇延遲控制寄存器”，并且可以用默認(rèn)值編程其他的延遲控制寄存器(1036)?？梢詫?duì)“第二芯片選擇延遲控制寄存器”的值執(zhí)行校準(zhǔn)算法(1038)。校準(zhǔn)算法可以為“第二芯片選擇延遲控制寄存器”確定一個(gè)或更多個(gè)值，其中在該值上存儲(chǔ)器器件907的輸入通道準(zhǔn)確地采樣導(dǎo)體927上的芯片選擇信號(hào)的邏輯電平?！暗诙酒x擇延遲控制寄存器”的校準(zhǔn)值可以被選為這些值的中間值，并且“第二芯片選擇延遲控制寄存器”可以被編程到校準(zhǔn)值(1040)。如果在校準(zhǔn)算法的執(zhí)行期間測(cè)試失敗，可以報(bào)告該失敗(1042)。用于示例性校準(zhǔn)算法的延遲值和黃金模式在一個(gè)實(shí)施例中，為圖9的裝置從圖10A-10D的校準(zhǔn)序列中調(diào)用圖8的校準(zhǔn)算法。在本實(shí)施例中，時(shí)鐘924的頻率是133兆赫，然而在其他實(shí)施例中，該頻率可以具有其他值，例如100兆赫、166兆赫、200兆赫、266兆赫等。對(duì)于時(shí)鐘頻率是133兆赫的情況，時(shí)鐘924以周期Tpekmd = 7. 519納秒振蕩。當(dāng)存儲(chǔ)器庫916和存儲(chǔ)器庫917是DIMM存儲(chǔ)器時(shí)，緊隨時(shí)鐘924的上升沿的由存儲(chǔ)器庫916或存儲(chǔ)器庫917發(fā)送的導(dǎo)體920上的MDIN信號(hào)最終保持穩(wěn)定的時(shí)間(maxd^+T·，TC02+TPHL2))可以是例如大約I. 8納秒到大約4. 2納秒，也就是大約2. 4納秒的區(qū)間。maxO^+T—，TC02+TPHL2)的精確值可以例如取決于存儲(chǔ)器器件906和存儲(chǔ)器器件907的數(shù)量和類型。在本實(shí)施例中，由接收導(dǎo)體920上的MDIN信號(hào)(由圖8的校準(zhǔn)算法的點(diǎn)818上的“數(shù)據(jù)輸入延遲控制寄存器”控制)的存儲(chǔ)器控制器904的輸入通道的可編程延遲單元引入的延遲Tpd2可以具有以下值
權(quán)利要求
1.一種與一個(gè)或多個(gè)存儲(chǔ)器器件通信的存儲(chǔ)器控制器，包括 耦合到導(dǎo)體的輸出緩沖器，所述導(dǎo)體耦合到存儲(chǔ)器器件的輸入緩沖器，所述輸出緩沖器具有可操作用于在所述控制器操作時(shí)相關(guān)于所述導(dǎo)體被校準(zhǔn)的輸出驅(qū)動(dòng)阻抗；以及 電路，控制來自所述輸出緩沖器的數(shù)據(jù)信號(hào)延遲用于符號(hào)眼中心過程以將來自所述控制器的寫操作校準(zhǔn)到所述存儲(chǔ)器器件。
2.如權(quán)利要求I所述的存儲(chǔ)器控制器，其特征在于，所述導(dǎo)體實(shí)現(xiàn)雙向、單端的信號(hào)通道。
3.如權(quán)利要求I所述的存儲(chǔ)器控制器，其特征在于，所述數(shù)據(jù)在脫離來自所述控制器的前向時(shí)鐘的情況下被寫入所述存儲(chǔ)器器件。
4.如權(quán)利要求I所述的存儲(chǔ)器控制器，其特征在于，所述輸出緩沖器是作為DDR接口的部分的多個(gè)相似輸出緩沖器之一。
5.如權(quán)利要求4所述的存儲(chǔ)器控制器，其特征在于，用于所述輸出緩沖器的每一個(gè)的延遲可被獨(dú)立校準(zhǔn)以使其符號(hào)眼居中。
6.如權(quán)利要求I所述的存儲(chǔ)器控制器，其特征在于，所述電路包括用于控制所述數(shù)據(jù)信號(hào)延遲的可編程延遲單元。
7.如權(quán)利要求6所述的存儲(chǔ)器控制器，其特征在于，所述可編程延遲單元包括由兩個(gè)或更多數(shù)值的控制信號(hào)確定的可變阻抗電路。
8.如權(quán)利要求7所述的存儲(chǔ)器控制器，其特征在于，所述控制信號(hào)響應(yīng)于所述控制器輸出緩沖器和存儲(chǔ)器器件輸入緩沖器的行為中的物理參數(shù)變化而被設(shè)置。
9.如權(quán)利要求7所述的存儲(chǔ)器控制器，其特征在于，還包括寄存器，所述寄存器耦合到所述可編程延遲單元以存儲(chǔ)確定由所述可編程延遲單元引入的時(shí)間延遲的值。
10.如權(quán)利要求I所述的存儲(chǔ)器控制器，其特征在于，還包括至少一個(gè)寄存器，所述寄存器存儲(chǔ)用于確定輸出驅(qū)動(dòng)阻抗的輸出緩沖器源驅(qū)動(dòng)阻抗的第一值，并且存儲(chǔ)用于確定輸出驅(qū)動(dòng)阻抗的反向驅(qū)動(dòng)阻抗的第二值。
11.一種具有DDR接口以與存儲(chǔ)器器件通信的控制器，包括 輸入緩沖器，從耦合到存儲(chǔ)器器件輸出緩沖器的導(dǎo)體接收電信號(hào)；以及 電路，依據(jù)符號(hào)眼中心過程來控制從所述存儲(chǔ)器器件輸出緩沖器到控制器輸入緩沖器的數(shù)據(jù)信號(hào)延遲以將來自所述控制器的讀操作校準(zhǔn)到器件。
12.如權(quán)利要求11所述的控制器，其特征在于，所述電路包括耦合到所述輸入緩沖器的可編程延遲單元； 其中所述可編程延遲單元至少包括耦合到低電源軌的電容器；耦合到所述可編程延遲單元的輸出的導(dǎo)體；以及并聯(lián)耦合到所述導(dǎo)體和所述電容器的兩個(gè)或更多通過門。
13.如權(quán)利要求12所述的控制器，其特征在于，還包括寄存器，所述寄存器耦合到所述可編程延遲單元以存儲(chǔ)確定由所述可編程延遲單元引入的時(shí)間延遲的值。
14.如權(quán)利要求12所述的控制器，其特征在于，還包括存儲(chǔ)用于編程到所述寄存器的一個(gè)或多個(gè)值的存儲(chǔ)器。
15.如權(quán)利要求11所述的控制器，其特征在于，所述導(dǎo)體實(shí)現(xiàn)雙向、單端的信號(hào)通道。
16.如權(quán)利要求11所述的控制器，其特征在于，所述數(shù)據(jù)在脫離來自所述控制器的前向時(shí)鐘的情況下被從所述存儲(chǔ)器器件讀取。
17.如權(quán)利要求11所述的控制器，其特征在于，所述輸入緩沖器是作為DDR接口的部分的多個(gè)相似輸入緩沖器之一。
18.如權(quán)利要求17所述的控制器，其特征在于，用于所述輸入緩沖器的每一個(gè)的延遲可被獨(dú)立校準(zhǔn)以使其符號(hào)眼居中。
全文摘要
公開一種自適應(yīng)輸入/輸出緩沖器及其使用方法。在其輸入/輸出通道中具有可編程延遲單元的控制器還可以包括儲(chǔ)存數(shù)值的分別的寄存器，所述數(shù)值控制由分別的延遲單元引入的時(shí)間延遲。通過測(cè)試在控制器和耦合到通道的一個(gè)或更多個(gè)器件之間的信號(hào)的定時(shí)可以確定被編程到寄存器的值。測(cè)試可以包括使用來自一組順序的測(cè)試值中的測(cè)試值來設(shè)置寄存器，在從控制器到一個(gè)或更多個(gè)器件的信號(hào)上驅(qū)動(dòng)特定模式，并且核查所述模式的部分是否被所述一個(gè)或更多個(gè)器件準(zhǔn)確地接收。調(diào)整信號(hào)的定時(shí)可以涉及相對(duì)于建立和維持時(shí)間限制來進(jìn)行所述信號(hào)的定中心。
文檔編號(hào)G06F13/16GK102880582SQ201210310608
公開日2013年1月16日 申請(qǐng)日期2004年10月14日 優(yōu)先權(quán)日2003年10月16日
發(fā)明者韋卡·庫爾茲, 澤里格·韋納 申請(qǐng)人:英特爾公司