專利名稱：多芯片組件的可靠性預(yù)測方法
技術(shù)領(lǐng)域：
本發(fā)明涉及多芯片組件的可靠性預(yù)測領(lǐng)域，特別涉及一種多芯片組件的可靠性預(yù)測方法。
背景技術(shù)：
多芯片組件(MCM)是目前電子封裝中最為先進(jìn)的一種封裝形式，是在混合集成電路基礎(chǔ)上發(fā)展起來的一種高級混合集成組件。近年來，隨著整機(jī)電子系統(tǒng)對高性能、多功能和小型化要求的不斷提高，MCM也得到了飛速的發(fā)展，伴隨著材料技術(shù)的不斷進(jìn)步，MCM已經(jīng)可以應(yīng)用于很多高性能和高可靠性的領(lǐng)域中。MCM與傳統(tǒng)意義上的混合集成電路有所不同，主要區(qū)別如下混合集成電路(HIC) 各種基板上安裝的主要是無源元件，半導(dǎo)體器件所占的比例非常小，作為HIC用的半導(dǎo)體器件可以是裸芯片也可以是已封裝器件，在通常情況下，制成部件的電路較為簡單
在各種高密度多層基板上安裝的主體是半導(dǎo)體器件，確切地說是未封裝的半導(dǎo)體器件芯片，制成部件的電路一般都較為復(fù)雜。由此可知，MCM技術(shù)是混合集成技術(shù)的延伸，是HIC(混合集成電路)技術(shù)與WSI (大規(guī)模集成電路)技術(shù)的綜合，也是PCB (Printed CircuitBoard,印刷電路板)技術(shù)與IC (integrated circuit,集成電路)裸芯片封裝技術(shù)的結(jié)合，是混合集成技術(shù)的高級產(chǎn)品，因此其功能和集成度也遠(yuǎn)高于傳統(tǒng)的混合集成電路。由于MCM高性能、小型化的優(yōu)點(diǎn)，使得它廣泛的應(yīng)用于武器裝備、航空、航天等國防軍事領(lǐng)域中。第二代殺手锏裝備、軍用雷達(dá)、指揮控制、電子對抗等重點(diǎn)電子武器裝備和系統(tǒng)中也大量采用了 MCM，正是如此，除了要求MCM具有高性能、小型化的特點(diǎn)之外，還要求其具有高的可靠性。因此對MCM進(jìn)行可靠性預(yù)測就顯得尤為重要。目前國內(nèi)外在對MCM產(chǎn)品進(jìn)行預(yù)測時(shí)，均是將MCM歸于混合集成電路，然后依據(jù)混合集成電路的預(yù)測方法對MCM產(chǎn)品的可靠性進(jìn)行預(yù)測，然而，如上所述，MCM與混合集成電路根本就不相同，用對混合集成電路的可靠性預(yù)測方法對MCM進(jìn)行可靠性預(yù)測，必然會導(dǎo)致預(yù)測結(jié)果的不準(zhǔn)確。

發(fā)明內(nèi)容
針對上述現(xiàn)有技術(shù)中存在的問題，本發(fā)明的目的在于提供一種多芯片組件的可靠性預(yù)測方法，其可以準(zhǔn)確地對多芯片組件的可靠性進(jìn)行預(yù)測。為達(dá)到上述目的，本發(fā)明采用以下技術(shù)方案一種多芯片組件的可靠性預(yù)測方法，包括步驟獲取基板失效率λ *板、外貼兀器件失效率λ外貼元器件、互連失效率λ互連、封裝失效率λ jig以及組裝系數(shù)π Ian、設(shè)計(jì)系數(shù)π 質(zhì)量控制系數(shù)π質(zhì)Me；H、環(huán)境系數(shù)π ;根據(jù)所述基板失效率λ基板、外貼元器件失效率λ外貼元器件、互連失效率λ互連、封裝失效率λ |^裝以及組裝系數(shù)31纟且裝、設(shè)計(jì)系數(shù)Π設(shè)計(jì)、質(zhì)量控制系數(shù)π質(zhì)量控制、環(huán)境系數(shù)π環(huán)境確定多芯片組件的可靠性預(yù)計(jì)失效率λ P。
根據(jù)本發(fā)明方案，其結(jié)合了多芯片組件MCM的特點(diǎn)，綜合考慮了基板、外貼元器件、互連、封裝的失效率，以及組裝、質(zhì)量控制及使用環(huán)境的系數(shù)，根據(jù)這些失效率和系數(shù)來綜合確定多芯片組件的可靠性預(yù)計(jì)失效率，實(shí)現(xiàn)了對多芯片組件的可靠性的準(zhǔn)確預(yù)測。


圖I是本發(fā)明的多芯片組件可靠性預(yù)測方法實(shí)施例的流程示意圖。
具體實(shí)施例方式以下結(jié)合其中的較佳實(shí)施方式對本發(fā)明方案進(jìn)行詳細(xì)闡述。圖I中示出了本發(fā)明的多芯片組件可靠性預(yù)測方法實(shí)施例的流程示意圖。如圖I所示，本實(shí)施例中的多芯片組件可靠性預(yù)測方法包括步驟
步驟SlOl :獲取基板失效率λ基板、外貼兀器件失效率λ外貼元器件、互連失效率λ互S、封裝失效率λ 以及組裝系數(shù)31 Ian、設(shè)計(jì)系數(shù)Π Si+、質(zhì)量控制系數(shù)π 環(huán)境系數(shù)
π環(huán)境；步驟S102 :根據(jù)上述獲得的基板失效率λ題、外貼元器件失效率λ外貼元器件、互連失效率\ 3；連、封裝失效率\ 以及組裝系數(shù)π纟_|裝、設(shè)計(jì)系數(shù)π設(shè)if、質(zhì)星控制系數(shù)π質(zhì)量控
、環(huán)境系數(shù)H 確定多芯片組件的可靠性預(yù)計(jì)失效率λ P。根據(jù)本發(fā)明方案，其結(jié)合了多芯片組件MCM的特點(diǎn)，綜合考慮了基板、外貼元器件、互連、封裝的失效率，以及組裝、質(zhì)量控制及使用環(huán)境的系數(shù)，根據(jù)這些失效率和系數(shù)來綜合確定多芯片組件的可靠性預(yù)計(jì)失效率，實(shí)現(xiàn)了對多芯片組件的可靠性的準(zhǔn)確預(yù)測。其中，在上述S102中確定多芯片組件的可靠性預(yù)計(jì)失效率λρ時(shí)，可以通過下式確定λ P= [ ( λ織+ λ外貼元器件)* π雜+ λ Stt+ λ雛]* π設(shè)計(jì)* π質(zhì)量控制* π環(huán)境⑴以下結(jié)合上述各失效率、系數(shù)的獲取過程分別進(jìn)行說明。上述基板失效率λ ，表示由基板引發(fā)的失效率，基于基板的特性，獲取基板失效率λ - 的方式可以是如下所述測量基板的實(shí)際面積S ；根據(jù)基板的層數(shù)確定基板層數(shù)系數(shù)π S* ；根據(jù)基板的單層通孔數(shù)確定基板的通孔系數(shù)π ΜΛ ;根據(jù)基板的材料確定基板的材料系數(shù)π ■;根據(jù)基板制作工藝的工藝成熟度確定基板的工藝成熟度系數(shù)π工a*熟度;根據(jù)對基板進(jìn)行測試的測試情況確定基板測試系數(shù)π #w_s ;然后，根據(jù)上述獲得的實(shí)際面積S、層數(shù)系數(shù)π 、通孔系數(shù)π 、材料系數(shù)π材料、工藝成熟度系數(shù)H工2戯破、測試系數(shù)31順-s，確定上述基板失效率λ基板。在確定上述基板失效率λ ，具體可通過下式(2)確定λ基板= Xb_sS · Ji層數(shù)Ji通孔數(shù)Ji材料Ji工藝成熟度π測試-s (2)其中，上述λ b_s表示基板單位面積的基本失效率，具體可以根據(jù)已有的標(biāo)準(zhǔn)來確定，在本發(fā)明方案中，Xb_s的取值可以是9.026X10_n/h。在上述測量基板的實(shí)際面積S時(shí)，可以采用目前已有的對面積進(jìn)行測量的方式進(jìn)行測量確定，測量的實(shí)際面積的單位，可以采用mm2。在上述根據(jù)基板的層數(shù)確定基板層數(shù)系數(shù)π員雙時(shí)，可以綜合實(shí)際工程情況等等，對基板的層數(shù)與基板的層數(shù)系數(shù)n 的對應(yīng)情況進(jìn)行設(shè)定，在需要確定基板的層數(shù)系數(shù)^ 時(shí)，基于基板的層數(shù)，可直接得到對應(yīng)的基板層數(shù)系數(shù)通過實(shí)際調(diào)研及測定，在本發(fā)明的一個(gè)具體示例中，對基板的層數(shù)與基板的層數(shù)系數(shù)n 的設(shè)定可以是如下表I所示表I

類似地，在上述根據(jù)基板的單層通孔數(shù)確定基板的通孔系數(shù)π @時(shí)，也可以是結(jié)合實(shí)際工程情況等因素，基于基板的單層通孔數(shù)的個(gè)數(shù)，對基板的單層通孔數(shù)與基板的通孔系數(shù)η 的對應(yīng)情況進(jìn)行設(shè)定，在需要確定基板的通孔系數(shù)η @時(shí)，基于基板的單層通孔數(shù)及上述設(shè)定的對應(yīng)情況，可直接得到對應(yīng)的基板的通孔系數(shù)在本發(fā)明的一個(gè)具體示例中，對基板的單層通孔數(shù)與基板的通孔系數(shù)η 的設(shè)定可以是如下表2所示表 2

在確定基板的材料系數(shù)π 4時(shí)，可以基于所使用的材料的品牌或者類型等、結(jié)合實(shí)際工程情況進(jìn)行設(shè)定。在具體確定基板的材料系數(shù)η 時(shí)，基于基板所使用的材料的品牌或者類型等情況，可以直接確定與其對應(yīng)的材料系數(shù)H °在本發(fā)明方案的一個(gè)具體示例中，對基板的材料系數(shù)n 的設(shè)定可以是如下表3所示表3

根據(jù)基板制作工藝的工藝成熟度來確定基板的工藝成熟度系數(shù)工時(shí)，可以是基于制作該基本的工藝方法或者類型來確定，在確定之前，可以結(jié)合工程實(shí)際情況，根據(jù)制作工藝類型等對各工藝類型分別設(shè)定對應(yīng)的工藝成熟度系數(shù)η工2J 。在本發(fā)明的一個(gè)具體示例中，對基板的工藝成熟度系數(shù)η工的設(shè)定可以是如下表4所示表 4在根據(jù)對基板進(jìn)行測試的測試情況確定基板測試系數(shù)π 8^_3時(shí)，可以是基于實(shí)際測試情況，根據(jù)測試能力對基板可靠性造成影響的各項(xiàng)影響因素及其對應(yīng)的權(quán)重等因素確定?；诓煌目紤]因素，所考慮到的影響因素的項(xiàng)數(shù)可能會有所區(qū)別。在本發(fā)明方案的一個(gè)具體示例中，考慮到測試能力的16項(xiàng)影響因素，通過下式(3)確定上述基板測試系數(shù)
η測試-S :
權(quán)利要求
1.一種多芯片組件的可靠性預(yù)測方法，其特征在于，包括步驟 獲取基板失效率λ 、外貼兀器件失效率λ、互連失效率λ 2；S、封裝失效率入封裝以及組裝系數(shù)π猶!、設(shè)計(jì)系數(shù)π設(shè)計(jì)、質(zhì)量控制系數(shù)π質(zhì)量控制、環(huán)境系數(shù)π環(huán)境； 根據(jù)所述基板失效率λ基板、外貼元器件失效率λ外貼元器件、互連失效率λ互連、封裝失效率λ Jill以及組裝系數(shù)π Ian、設(shè)計(jì)系數(shù)π Si+、質(zhì)量控制系數(shù)π質(zhì)Me；H、環(huán)境系數(shù)π 確定多芯片組件的可靠性預(yù)計(jì)失效率λ P。
2.根據(jù)權(quán)利要求I所述的多芯片組件的可靠性預(yù)測方法，其特征在于，采用下式確定所述多芯片組件的可靠性預(yù)計(jì)失效率λΡ:λ P= [ ( λ基板+ λ外貼元器件)* π組裝+ λ Stt+ λ封裝]* π設(shè)計(jì)* π質(zhì)量控制* 31環(huán)境。
3.根據(jù)權(quán)利要求I或2所述的多芯片組件的可靠性預(yù)測方法，其特征在于，獲取所述基板失效率λ 的方式包括 測量基板的實(shí)際面積S ； 根據(jù)基板的層數(shù)確定基板層數(shù)系數(shù)η S ； 根據(jù)基板的單層通孔數(shù)確定基板的通孔系數(shù)η ΜΛ ； 根據(jù)基板的材料確定基板的材料系數(shù)π ; 根據(jù)基板制作工藝的工藝成熟度確定基板的工藝成熟度系數(shù)η工； 根據(jù)對基板進(jìn)行測試的測試情況確定基板測試系數(shù)n #M-S ； 根據(jù)所述實(shí)際面積S、層數(shù)系數(shù)π si;、通孔系數(shù)π 、材料系數(shù)π 、工藝成熟度系數(shù)π工a 破、測試系數(shù)π順-s，采用下式確定所述基板失效率λ基板 λ基板=Xb-E^ · 31層數(shù)31通孔數(shù)31材料31工藝成熟度31測試-S λ b_s表示基板單位面積的基本失效率。
4.根據(jù)權(quán)利要求3所述的多芯片組件的可靠性預(yù)測方法，其特征在于，所述測試系數(shù)π測試-s通過下式確定100 π 測試一s = ICf(Gi-s X w _s) X Ps式中，Gi_s表示測試能力對基板可靠性造成影響的第i項(xiàng)影響因素，Wi_s表示第i項(xiàng)影響因素Gi_s的權(quán)重，Ps表示基板的測試合格率。
5.根據(jù)權(quán)利要求3所述的多芯片組件的可靠性預(yù)測方法，其特征在于 當(dāng)基板的層數(shù)分別為 5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20 層時(shí)，對應(yīng)的基板層數(shù)系數(shù) π 層數(shù)分別為0. 92,0. 928,0. 936,0. 944,0. 952,0. 960,0. 968,0. 976,0. 984、O. 992、1、1· 008,1. 016,1. 024,1. 032,1. 04 ； 當(dāng)基板的單層通孔數(shù)分別為8000、8500、9000個(gè)時(shí)，對應(yīng)的基板的通孔系數(shù)Ji 分別為 O. 96、1、1· 04。
6.根據(jù)權(quán)利要求I或2所述的多芯片組件的可靠性預(yù)測方法，其特征在于，獲取所述外貼元器件失效率λ的方式包括 確定半導(dǎo)體分立器件的半導(dǎo)體分立器件失效率λ； 確定單片集成電路的集成電路失效率λ ; 確定無源元件的無源元件失效率λ 元件；確定淀積電阻的淀積電阻失效率λ iswpfi; 對所述半導(dǎo)體分立器件失效率λ集成電路失效率λ 、無源元件失效率λ無源元件、淀積電阻失效率λ淀積電阻進(jìn)行求和獲得所述外貼元器件失效率λ夕卜貼元器件。
7.根據(jù)權(quán)利要求6所述的多芯片組件的可靠性預(yù)測方法，其特征在于，包括下述各項(xiàng)中的任意一項(xiàng)或者任意組合 通過式λ半*體分立器件=Σ λb_d Ji測試—di。確定所述半導(dǎo)體分立器件失效率λ半*體分立器 件，其中，
8.根據(jù)權(quán)利要求I或2所述的多芯片組件的可靠性預(yù)測方法，其特征在于，包括下述各項(xiàng)中的任意一項(xiàng)或者任意組合 通過式
全文摘要
一種多芯片組件的可靠性預(yù)測方法，包括步驟獲取基板失效率λ基板、外貼元器件失效率λ外貼元器件、互連失效率λ互連、封裝失效率λ封裝及組裝系數(shù)π組裝、設(shè)計(jì)系數(shù)π設(shè)計(jì)、質(zhì)量控制系數(shù)π質(zhì)量控制、環(huán)境系數(shù)π環(huán)境；根據(jù)基板失效率λ基板、外貼元器件失效率λ外貼元器件、互連失效率λ互連、封裝失效率λ封裝及組裝系數(shù)π組裝、設(shè)計(jì)系數(shù)π設(shè)計(jì)、質(zhì)量控制系數(shù)π質(zhì)量控制、環(huán)境系數(shù)π環(huán)境確定多芯片組件的可靠性預(yù)計(jì)失效率λP。本發(fā)明結(jié)合多芯片組件MCM的特點(diǎn)，綜合考慮基板、外貼元器件、互連、封裝的失效率，及組裝、實(shí)際、質(zhì)量控制及環(huán)境的系數(shù)，根據(jù)這些失效率和系數(shù)綜合確定多芯片組件的可靠性預(yù)計(jì)失效率，實(shí)現(xiàn)對多芯片組件可靠性的準(zhǔn)確預(yù)測。
文檔編號G06F19/00GK102819689SQ201210313440
公開日2012年12月12日 申請日期2012年8月29日 優(yōu)先權(quán)日2012年8月29日
發(fā)明者黃智偉, 任艷, 翟芳, 周軍連 申請人:工業(yè)和信息化部電子第五研究所