Fpga自動(dòng)加載邏輯的裝置及方法
【專利摘要】本發(fā)明涉及FPGA自動(dòng)加載邏輯的裝置及方法，包括通過(guò)信號(hào)線對(duì)應(yīng)相連的FPGA芯片和FLASH存儲(chǔ)器，還包括看門狗芯片，該看門狗芯片的復(fù)位輸出信號(hào)RESET端與FPGA芯片的啟動(dòng)加載信號(hào)PROGRM_B端相連，看門狗芯片的喂狗信號(hào)WDI端與FPGA芯片的對(duì)應(yīng)WDI信號(hào)端相連；本發(fā)明將看門狗芯片與FPGA自動(dòng)加載邏輯電路相連，當(dāng)FPGA加載邏輯不成功或產(chǎn)品運(yùn)行不正常，沒(méi)有正常喂狗時(shí)，RESET信號(hào)會(huì)輸出低脈沖，啟動(dòng)FPGA加載邏輯時(shí)序，直到邏輯加載成功產(chǎn)品正常運(yùn)行，不使用其他CPU或DSP等控制芯片，即可實(shí)現(xiàn)對(duì)FPGA運(yùn)行情況的監(jiān)控和邏輯的自動(dòng)加載，裝置成本降低且提高了控制的可靠性。
【專利說(shuō)明】FPGA自動(dòng)加載邏輯的裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種產(chǎn)品運(yùn)行過(guò)程中FPGA自動(dòng)加載邏輯的裝置及方法。
【背景技術(shù)】
[0002]現(xiàn)在電路設(shè)計(jì)中，隨著FPGA (Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)芯片集成度不斷提高，越來(lái)越多的設(shè)計(jì)采用FPGA加外圍電路的架構(gòu)，通過(guò)利用FPGA內(nèi)部豐富的邏輯資源來(lái)實(shí)現(xiàn)自己的功能。以FPGA為核心的設(shè)計(jì)架構(gòu)對(duì)FPGA的可靠性提出了更高的要求?，F(xiàn)在復(fù)雜的FPGA芯片，邏輯都是需要首先存儲(chǔ)到FLASH等存儲(chǔ)器中，系統(tǒng)上電時(shí)，通過(guò)特定的接口，將數(shù)據(jù)從FLASH加載到FPGA中運(yùn)行。
[0003]為了實(shí)現(xiàn)對(duì)FPGA加載邏輯的控制，現(xiàn)在普遍的作法是在電路中通過(guò)CPU或DSP芯片等控制器來(lái)監(jiān)控FPGA運(yùn)行情況，控制是否對(duì)FPGA進(jìn)行復(fù)位和邏輯的在線加載。這種作法的缺點(diǎn)在于:1)增加CPU或DSP等芯片成本較高；2) CPU或DSP芯片本身運(yùn)行有時(shí)也會(huì)出現(xiàn)錯(cuò)誤，或在某些惡劣環(huán)境條件下，會(huì)出現(xiàn)運(yùn)行異常，這時(shí)就無(wú)法實(shí)現(xiàn)對(duì)FPGA電路的監(jiān)控和恢復(fù)，可靠性較差。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供一種FPGA自動(dòng)加載邏輯的裝置，以解決現(xiàn)有FPGA加載邏輯的成本高或可靠性差的問(wèn)題。
[0005]為實(shí)現(xiàn)上述目的，本發(fā)明的FPGA自動(dòng)加載邏輯的裝置包括通過(guò)信號(hào)線對(duì)應(yīng)相連的FPGA芯片和FLASH存儲(chǔ)器，還包括看門狗芯片，該看門狗芯片的復(fù)位輸出信號(hào)RESET端與FPGA芯片的啟動(dòng)加載信號(hào)PR0GRAM_B端相連，看門狗芯片的喂狗信號(hào)WDI端與FPGA芯片的對(duì)應(yīng)WDI信號(hào)端相連。
[0006]本發(fā)明還提供了 FPGA自動(dòng)加載邏輯的方法，步驟如下:
[0007](I)產(chǎn)品上電，F(xiàn)PGA自動(dòng)從FLASH芯片中加載邏輯，在看門狗喂狗信號(hào)超時(shí)時(shí)間內(nèi)，邏輯加載成功，進(jìn)入步驟(2 )，否則轉(zhuǎn)入步驟(3 );
[0008](2)運(yùn)行邏輯，若能實(shí)現(xiàn)正常喂狗，則轉(zhuǎn)入步驟(5)，否則進(jìn)入步驟(3)；
[0009](3) FPGA無(wú)法正常喂狗，看門狗裝置的RESET信號(hào)輸出低脈沖；
[0010](4)重新加載邏輯，直到系統(tǒng)恢復(fù)正常運(yùn)行。
[0011](5)復(fù)位輸出RESET信號(hào)一直為高，系統(tǒng)正常運(yùn)行。
[0012]本發(fā)明的FPGA自動(dòng)加載邏輯的裝置將看門狗芯片與FPGA自動(dòng)加載邏輯電路相連，將看門狗芯片的喂狗信號(hào)WDI上拉，并引入FPGA邏輯中，在產(chǎn)品運(yùn)行過(guò)程中需要定時(shí)喂狗，將看門狗芯片復(fù)位輸出RESET信號(hào)與FPGA啟動(dòng)加載邏輯信號(hào)PR0GRAM_B相連，當(dāng)FPGA加載邏輯不成功或產(chǎn)品運(yùn)行不正常，沒(méi)有正常喂狗時(shí)，RESET信號(hào)會(huì)輸出低脈沖，啟動(dòng)FPGA加載邏輯時(shí)序，直到邏輯加載成功產(chǎn)品正常運(yùn)行，不使用其他CPU或DSP等控制芯片，即可實(shí)現(xiàn)對(duì)FPGA運(yùn)行情況的監(jiān)控和邏輯的自動(dòng)加載，裝置成本降低且提高了控制的可靠性。【專利附圖】

【附圖說(shuō)明】
[0013]圖1是本發(fā)明FPGA自動(dòng)加載邏輯的裝置原理圖；
[0014]圖2是本發(fā)明實(shí)施例的使用方法流程圖。
【具體實(shí)施方式】
[0015]下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步詳細(xì)的說(shuō)明。
[0016]本發(fā)明裝置實(shí)施例:
[0017]圖1為FPGA自動(dòng)加載邏輯的裝置原理示意圖。FPGA自動(dòng)加載邏輯的裝置包括通過(guò)信號(hào)線對(duì)應(yīng)相連的FPGA芯片和FLASH存儲(chǔ)器，還包括看門狗芯片，該看門狗芯片的復(fù)位輸出信號(hào)RESET端與FPGA芯片的啟動(dòng)加載信號(hào)PR0GRAM_B端相連，看門狗芯片的喂狗信號(hào)WDI端與FPGA芯片的對(duì)應(yīng)WDI信號(hào)端相連。
[0018]在本例中對(duì)FPGA進(jìn)行Slave Serial配置，假定FPGA加載模式為從串，CF信號(hào)不使用?？撮T狗芯片的選擇必須滿足其超時(shí)時(shí)間小于FPGA加載邏輯且運(yùn)行后第一次正常喂狗所需時(shí)間和。
[0019]將看門狗芯片的喂狗信號(hào)WDI引入FPGA邏輯中，產(chǎn)品正常運(yùn)行過(guò)程中，F(xiàn)PGA內(nèi)部邏輯實(shí)現(xiàn)定期喂狗，須將此信號(hào)通過(guò)上拉，置于穩(wěn)定電壓狀態(tài)，防止FPGA三態(tài)緩存輸出喂狗。將看門狗芯片復(fù)位輸出信號(hào)RESET端與FPGA啟動(dòng)加載信號(hào)PR0GRAM_B端相連。
[0020]看門狗、FLASH和FPGA的其他信號(hào)根據(jù)用戶使用情況進(jìn)行正常連接。
[0021]本發(fā)明方法實(shí)施例:
[0022]圖1所示的裝置實(shí)現(xiàn)FPGA自動(dòng)下邏輯的方法流程圖如圖2所示。具體步驟如下:
[0023]步驟1、產(chǎn)品上電，F(xiàn)PGA自動(dòng)從FLASH芯片中加載邏輯，在看門狗喂狗信號(hào)超時(shí)時(shí)間內(nèi)，邏輯加載成功并運(yùn)行邏輯實(shí)現(xiàn)正常喂狗，否則轉(zhuǎn)入步驟3 ；
[0024]步驟2、產(chǎn)品在正常運(yùn)行時(shí)，F(xiàn)PGA內(nèi)部邏輯根據(jù)看門狗芯片要求能夠?qū)崿F(xiàn)正常喂狗時(shí)，復(fù)位輸出RESET*信號(hào)一直為高，否則轉(zhuǎn)入步驟3 ；
[0025]步驟3、FPGA無(wú)法正常喂狗時(shí)，看門狗裝置的RESET信號(hào)會(huì)輸出低脈沖；
[0026]步驟4、因RESET信號(hào)與FPGA啟動(dòng)加載信號(hào)PR0GRAM_B相連，在RESET信號(hào)上升沿即PR0GRAM_B信號(hào)上升沿時(shí)，F(xiàn)PGA啟動(dòng)正常加載邏輯時(shí)序，在看門狗喂狗信號(hào)超時(shí)時(shí)間內(nèi)，邏輯加載完成，并正常喂狗，轉(zhuǎn)入步驟2，否則轉(zhuǎn)入步驟3，直到系統(tǒng)恢復(fù)正常運(yùn)行。
【權(quán)利要求】
1.一種FPGA自動(dòng)加載邏輯的裝置，包括通過(guò)信號(hào)線對(duì)應(yīng)相連的FPGA芯片和FLASH存儲(chǔ)器，其特征在于:還包括看門狗芯片，該看門狗芯片的復(fù)位輸出信號(hào)RESET端與FPGA芯片的啟動(dòng)加載信號(hào)PROGRAM_B端相連，看門狗芯片的喂狗信號(hào)WDI端與FPGA芯片的對(duì)應(yīng)WDI信號(hào)端相連。
2.—種FPGA自動(dòng)加載邏輯的方法，其特征在于，步驟如下: (1)產(chǎn)品上電，F(xiàn)PGA自動(dòng)從FLASH芯片中加載邏輯，在看門狗喂狗信號(hào)超時(shí)時(shí)間內(nèi)，邏輯加載成功，進(jìn)入步驟(2)，否則轉(zhuǎn)入步驟(3)； (2)運(yùn)行邏輯，若能實(shí)現(xiàn)正常喂狗，則轉(zhuǎn)入步驟(5)，否則進(jìn)入步驟(3); (3)FPGA無(wú)法正常喂狗，看門狗裝置的RESET信號(hào)輸出低脈沖； (4)重新加載邏輯，直到系統(tǒng)恢復(fù)正常運(yùn)行。 (5)復(fù)位輸出RESET信號(hào)一直為高，系統(tǒng)正常運(yùn)行。
【文檔編號(hào)】G06F9/445GK103870292SQ201210538854
【公開(kāi)日】2014年6月18日 申請(qǐng)日期:2012年12月13日 優(yōu)先權(quán)日:2012年12月13日
【發(fā)明者】陳超, 郭曉光, 孫藝 申請(qǐng)人:中國(guó)航空工業(yè)集團(tuán)公司洛陽(yáng)電光設(shè)備研究所