用于存儲(chǔ)器核的智能橋接器的制造方法
【專利摘要】一種裝置包括第一半導(dǎo)體器件，其包括諸如NAND閃存核心的存儲(chǔ)器核心。該設(shè)備還包括第二半導(dǎo)體器件，其包括與所述存儲(chǔ)器核心關(guān)聯(lián)的外圍電路。第二半導(dǎo)體器件可以包括耦接于存儲(chǔ)器控制器的第一串行器/解串行器通信接口的第二串行器/解串行器通信接口。另一裝置包括：包含第一存儲(chǔ)器核心的第一存儲(chǔ)器裸片、包含第二存儲(chǔ)器核心的第二存儲(chǔ)器裸片、以及耦接于第一存儲(chǔ)器裸片和第二存儲(chǔ)器裸片的外圍裸片。該外圍裸片包括與第一存儲(chǔ)器核心對(duì)應(yīng)的外圍電路以及與第二存儲(chǔ)器核心對(duì)應(yīng)的外圍電路。該外圍裸片響應(yīng)于存儲(chǔ)器控制器，并且配置為開始在第一存儲(chǔ)器核心處的第一存儲(chǔ)器操作和在第二存儲(chǔ)器核心處的第二存儲(chǔ)器操作。
【專利說明】用于存儲(chǔ)器核的智能橋接器
[0001]相關(guān)在先申請(qǐng)的引用
[0002]本申請(qǐng)要求于2011年9月28日提交的美國專利申請(qǐng)第13/247,532號(hào)、于2011年9月28日提交的美國專利申請(qǐng)第13/247，592號(hào)以及于2011年9月28日提交的美國專利申請(qǐng)第13/247，635號(hào)的優(yōu)先權(quán)，以上美國專利申請(qǐng)的每個(gè)要求于2011年6月30日提交的美國臨時(shí)專利申請(qǐng)第61/503，531號(hào)以及于2011年7月26日提交的印度申請(qǐng)第2124/MUM/2011號(hào)的優(yōu)先權(quán)。這些申請(qǐng)的每個(gè)的內(nèi)容通過引用全部合并于此。
【技術(shù)領(lǐng)域】
[0003]本公開一般涉及數(shù)據(jù)存儲(chǔ)和取回。
【背景技術(shù)】
[0004]隨著技術(shù)的進(jìn)步，在存儲(chǔ)器器件中存儲(chǔ)數(shù)據(jù)的能力持續(xù)地改進(jìn)。例如，閃存使能數(shù)據(jù)在可以包括一個(gè)或多個(gè)核心(core)的半導(dǎo)體器件處的非易失性存儲(chǔ)。作為說明性示例，包括一個(gè)或多個(gè)NAND閃存核心的存儲(chǔ)器裸片(die)傳統(tǒng)上包括外圍電路，比如用于每個(gè)存儲(chǔ)器核心的一個(gè)或多個(gè)電荷泵、狀態(tài)機(jī)和行解碼器。該外圍電路使得存儲(chǔ)器裸片響應(yīng)于來自存儲(chǔ)器控制器的控制信號(hào)來存儲(chǔ)并取回?cái)?shù)據(jù)。然而，該外圍電路占用了否則可用于快閃數(shù)據(jù)存儲(chǔ)元件的存儲(chǔ)器裸片上的空間。

【發(fā)明內(nèi)容】

[0005]智能橋接器(bridge)器件包括用于諸如NAND閃存核心之類的存儲(chǔ)器核心的外圍電路，該存儲(chǔ)器核心位于與智能橋接器件分離的裸片上。該智能橋接器件可以使用CMOS技術(shù)而非存儲(chǔ)器核心技術(shù)(例如，NAND閃存技術(shù))實(shí)現(xiàn)外圍電路。該智能橋接器件可以包括串行器/解串行器通信接口以使能與存儲(chǔ)器控制器的串行通信。傳統(tǒng)上實(shí)現(xiàn)在與存儲(chǔ)器核心的相同的裸片上的諸如數(shù)據(jù)鎖存器和狀態(tài)機(jī)的電路也可以代替地實(shí)現(xiàn)在智能橋接器件上，使得在存儲(chǔ)器核心上實(shí)現(xiàn)增加的存儲(chǔ)容量。傳統(tǒng)上實(shí)現(xiàn)在存儲(chǔ)器控制器上的諸如ECC引擎的電路也可以實(shí)現(xiàn)在智能橋接器件上，使得在包括多個(gè)存儲(chǔ)器核心和多個(gè)智能橋接器件的實(shí)現(xiàn)方式中實(shí)現(xiàn)增加的ECC能力。
[0006]智能橋接器件可以包括用于位于與智能橋接器件分離的裸片上的多個(gè)存儲(chǔ)器核心的外圍電路。智能橋接器件可以響應(yīng)于存儲(chǔ)器控制器并且可以在存儲(chǔ)器核心處進(jìn)行同時(shí)的存儲(chǔ)器操作。
【專利附圖】

【附圖說明】
[0007]圖1是包括數(shù)據(jù)存儲(chǔ)器件的系統(tǒng)的具體說明性實(shí)施例的框圖，該數(shù)據(jù)存儲(chǔ)器件具有包括存儲(chǔ)器核心的第一半導(dǎo)體器件以及包括用于該存儲(chǔ)器核心的外圍電路的智能橋接器件；
[0008]圖2是圖示圖1的數(shù)據(jù)存儲(chǔ)器件的具體實(shí)施例的框圖；[0009]圖3是圖示可以被包括在圖1的數(shù)據(jù)存儲(chǔ)器件中的裸片的布置的具體實(shí)施例的頂視圖和側(cè)如視圖的總體不圖；
[0010]圖4是圖示包括圖3的裸片的布置的封裝的具體實(shí)施例的總體示圖；
[0011]圖5是圖示可以包括在圖1的數(shù)據(jù)存儲(chǔ)器件中的裸片的布置的另一具體實(shí)施例的頂視圖和側(cè)前視圖的概圖；
[0012]圖6是包括與存儲(chǔ)器核心裸片耦接并且與控制器裸片耦接的外圍裸片的系統(tǒng)的框圖；
[0013]圖7是每個(gè)包括智能橋接器件的封裝的兩個(gè)實(shí)施例的框圖，該智能橋接器件包括用于一個(gè)或多個(gè)存儲(chǔ)器核心的多個(gè)主機(jī)接口以及外圍電路；
[0014]圖8是圖示使用NAND閃存核心技術(shù)、使用三維(3D)存儲(chǔ)器核心技術(shù)以及智能橋接CMOS技術(shù)制造的器件的實(shí)施例的概圖；
[0015]圖9是可以在智能橋接器件處進(jìn)行的方法的第一實(shí)施例的流程圖；
[0016]圖10是可以在智能橋接器件處進(jìn)行的方法的第二實(shí)施例的流程圖；
[0017]圖11是可以在智能橋接器件處進(jìn)行的方法的第三實(shí)施例的流程圖；
[0018]圖12是可以在智能橋接器件處進(jìn)行的方法的第四實(shí)施例的流程圖；
[0019]圖13是可以在智能橋接器件處進(jìn)行的方法的第五實(shí)施例的流程圖。
【具體實(shí)施方式】
[0020]參考圖1，示出了裝置100的具體實(shí)施例。該裝置100包括數(shù)據(jù)存儲(chǔ)器件102。數(shù)據(jù)存儲(chǔ)器件102包括第一半導(dǎo)體器件104和第二半導(dǎo)體器件108。該第一半導(dǎo)體器件104包括存儲(chǔ)器核心120 (例如，NAND閃存核心)，其包括存儲(chǔ)元件，比如存儲(chǔ)元件的代表性組122。存儲(chǔ)元件組122的示例是多級(jí)單元(MLC)字線。數(shù)據(jù)存儲(chǔ)器件102進(jìn)一步包括控制器106，并且該數(shù)據(jù)存儲(chǔ)器件102選擇性地連接到代表性主機(jī)130。
[0021]第二半導(dǎo)體器件108包括外圍電路112。該外圍電路112與第一半導(dǎo)體器件104的NAND閃存核心120關(guān)聯(lián)。另外，第二半導(dǎo)體器件108可以包括可以進(jìn)行NAND管理器件功能的NAND智能橋接器。例如，包括外圍電路112的第二半導(dǎo)體器件108可以進(jìn)行與第一半導(dǎo)體器件104的存儲(chǔ)器核心120有關(guān)的管理功能。
[0022]外圍電路112可以包括各種不同的組件，比如錯(cuò)誤校正引擎、多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、諸如有限狀態(tài)機(jī)或微編程的引擎的控制邏輯以及與存儲(chǔ)器核心120關(guān)聯(lián)的解碼器(例如，配置為解碼地址的至少一部分并且選擇存儲(chǔ)器核心120的一行的行解碼器)。另外，外圍電路112可以包括諸如電荷泵之類的其他元件，該電荷泵配置為生成要施加于存儲(chǔ)器核心120的字線、位線和源極線的至少一個(gè)的電壓。參考圖2描述外圍電路112的實(shí)現(xiàn)的進(jìn)一步細(xì)節(jié)。
[0023]在一個(gè)具體實(shí)施例中，第一半導(dǎo)體器件104是第一裸片，第二半導(dǎo)體器件108是第二裸片。第一裸片和第二裸片可以在單一封裝中封裝在一起。在此情況下，第一半導(dǎo)體器件104和第二半導(dǎo)體器件108可以布置在數(shù)據(jù)存儲(chǔ)器件102內(nèi)的單一封裝中。
[0024]控制器106可以是包括處理器、主機(jī)接口和到第二半導(dǎo)體器件108的接口的存儲(chǔ)器控制器。該控制器106可以將用戶數(shù)據(jù)132通信到主機(jī)130。另外，控制器106可以向第二半導(dǎo)體器件108發(fā)送控制信息140，并且可以向第二半導(dǎo)體器件108發(fā)送數(shù)據(jù)142。因此，控制器106可以與主機(jī)130以及與第二半導(dǎo)體器件108通信。
[0025]在操作期間，第二半導(dǎo)體器件108可以從控制器106接收數(shù)據(jù)142，并且數(shù)據(jù)142可以被分配以存儲(chǔ)在第一半導(dǎo)體器件104的存儲(chǔ)器核心120處。第二半導(dǎo)體器件108內(nèi)的外圍電路112可以用于從第二半導(dǎo)體器件108向在第一半導(dǎo)體器件104處的存儲(chǔ)器核心120發(fā)送控制信號(hào)150。外圍電路112可以向第一半導(dǎo)體器件104發(fā)送控制信號(hào)150,并且可以向在第一半導(dǎo)體器件104處的存儲(chǔ)器核心120發(fā)送碼字152。
[0026]碼字152對(duì)應(yīng)于接收的數(shù)據(jù)142并且可以從接收的數(shù)據(jù)142得到。例如，外圍電路112內(nèi)的錯(cuò)誤校正編碼(ECC)編碼器可以處理接收的數(shù)據(jù)142，并且可以生成碼字152。外圍電路112可以向存儲(chǔ)器核心120發(fā)送該碼字152用于將碼字152存儲(chǔ)在其中。第一半導(dǎo)體器件104內(nèi)的存儲(chǔ)器核心120響應(yīng)于控制信號(hào)150將碼字152存儲(chǔ)在存儲(chǔ)器120內(nèi)。例如，控制信號(hào)150可以指示向存儲(chǔ)元件組122的寫操作，并且碼字152可以存儲(chǔ)在存儲(chǔ)元件組122內(nèi)。
[0027]在存儲(chǔ)器讀操作期間，第二半導(dǎo)體器件108可以向在第一半導(dǎo)體器件104處的存儲(chǔ)器核心120發(fā)送讀控制信號(hào)150。響應(yīng)于發(fā)送讀控制信號(hào)150，第二半導(dǎo)體器件108可以從存儲(chǔ)器核心120接收碼字的表示。在與存儲(chǔ)器核心120對(duì)應(yīng)的外圍電路112處接收該碼字的表示。在接收到碼字152的表示時(shí)，外圍電路112內(nèi)的電路(例如，ECC解碼器)可以處理所接收的碼字152的表示，以生成要通信到控制器106的數(shù)據(jù)。例如，外圍電路112內(nèi)的ECC解碼器可以接收碼字152的表示，并且可以生成要通信到控制器106的對(duì)應(yīng)數(shù)據(jù)142。因此，第二半導(dǎo)體器件108 (例如，NAND智能橋接器)可以用于進(jìn)行與第一半導(dǎo)體器件104的存儲(chǔ)器核心120有關(guān)的讀和寫操作兩者。另外，第二半導(dǎo)體器件108可以與控制器106通信，該控制器106又可以與外部主機(jī)130通信。
[0028]第一半導(dǎo)體器件104可以使用第一類工藝技術(shù)制造，而第二半導(dǎo)體器件108可以使用第二類工藝技術(shù)制造。例如，第一工藝技術(shù)可以是NAND閃存工藝技術(shù)，而第二半導(dǎo)體技術(shù)可以是多金屬互連CMOS技術(shù)。對(duì)第一和第二半導(dǎo)體器件104和108分別使用不同的工藝技術(shù)允許放寬關(guān)于存儲(chǔ)器核心120的某些設(shè)計(jì)規(guī)則。放寬存儲(chǔ)器核心120的設(shè)計(jì)規(guī)則使得器件的設(shè)計(jì)能夠增加各個(gè)單元和字線之間的間隔，因此減少單元間/字線間干擾。因此，第一半導(dǎo)體器件104可以設(shè)計(jì)為實(shí)現(xiàn)比包括在與存儲(chǔ)器核心相同的裸片上的外圍電路的數(shù)據(jù)存儲(chǔ)器件更好的性能和耐用性。
[0029]另外，通過使用第二半導(dǎo)體器件108，另外的ECC編碼器和解碼器、或替代地具有更高錯(cuò)誤校正能力的ECC編碼器/解碼器可以布置在第二半導(dǎo)體器件108的外圍電路112內(nèi)。因此，第一半導(dǎo)體器件104的大部分可以專用于存儲(chǔ)器核心120，而提供另外的特征和功能的另外的電路實(shí)現(xiàn)在第二半導(dǎo)體器件108中。另外，外圍電路112可以包括諸如SRAM的另外的存儲(chǔ)器以改進(jìn)處理量和錯(cuò)誤校正處理能力。SRAM可以用于分析在相鄰字線中存儲(chǔ)的數(shù)據(jù)，支持并管理用不同讀取電壓對(duì)字線的多次讀取以及新穎的錯(cuò)誤校正算法的實(shí)現(xiàn)。
[0030]可以選擇第二半導(dǎo)體器件108的第二制造工藝以有效地制造具有諸如外圍電路112內(nèi)的那些組件的具體電路組件的器件，以布置在第二半導(dǎo)體器件108上。例如，多級(jí)金屬互連CMOS工藝可以用于實(shí)現(xiàn)外圍電路112的模擬及其他電路。另外，使用標(biāo)準(zhǔn)CMOS工藝的外圍電路112的實(shí)現(xiàn)允許添加顯著量的SRAM以及新的功能性，同時(shí)維持小的器件尺寸。
[0031]雖然在圖1中示出了單個(gè)控制器106、單個(gè)第二半導(dǎo)體器件108以及單個(gè)存儲(chǔ)器核心120，但是應(yīng)當(dāng)理解，第二半導(dǎo)體器件108可以支持多于一個(gè)存儲(chǔ)器核心120，并且控制器106可以支持多于一個(gè)第二半導(dǎo)體器件108。另外，雖然已經(jīng)關(guān)于與存儲(chǔ)器核心120對(duì)應(yīng)的ECC編碼器和ECC解碼器描述了外圍電路112，但是應(yīng)當(dāng)理解，外圍電路112可以包括多個(gè)ECC編碼器和ECC解碼器以支持多個(gè)存儲(chǔ)器核心(例如，除了圖1所示的單個(gè)存儲(chǔ)器核心120之外的核心)。因此，外圍電路112可以包括有效的ECC處理能力，以支持諸如第一半導(dǎo)體器件104的存儲(chǔ)器器件的一個(gè)或多個(gè)存儲(chǔ)器核心。
[0032]參考圖2，圖示了裝置100的一個(gè)具體實(shí)施例的進(jìn)一步細(xì)節(jié)。圖2描繪了之前參考圖1所示的各種組件，并且這樣的共同組件具有與圖1相同的附圖標(biāo)記。例如，存儲(chǔ)器裸片104、NAND閃存核心120、外圍電路112以及控制器106具有與圖1所示相同的附圖標(biāo)記。另外，這些組件的每一個(gè)具有與參考圖1描述的相同的結(jié)構(gòu)和能力。
[0033]圖2進(jìn)一步描繪了第一半導(dǎo)體器件104 (在圖2中稱為存儲(chǔ)器裸片104)的NAND閃存核心120的行和列。例如，存儲(chǔ)器裸片104內(nèi)的NAND閃存核心120包括可由字線206和位線204尋址的存儲(chǔ)元件，并且示出了與具體字線和位線對(duì)應(yīng)的代表性單元202。存儲(chǔ)器裸片104進(jìn)一步包括NAND智能橋接器接口 208。NAND智能橋接器接口 208耦接到第二半導(dǎo)體器件108 (在圖2中稱為NAND智能橋接器件108)的核心接口 210。
[0034]NAND智能橋接器件108包括外圍電路112、核心接口 210以及控制器接口 214。在一個(gè)具體實(shí)施例中，控制器接口 214是串行器/解串行器(SERDES)接口。外圍電路112包括處理器212、行解碼器220、電荷泵222、狀態(tài)機(jī)224、多端口 SRAM226、ECC引擎228和配置為測(cè)試NAND閃存核心120的操作的測(cè)試引擎230。雖然外圍電路112示出了各種組件，但是應(yīng)當(dāng)理解，外圍電路112可以包括更少的組件或另外的組件。例如，外圍電路112可以包括處理器、ECC引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的至少一個(gè)。
[0035]控制器106包括存儲(chǔ)器接口 240、處理器242、ECC引擎244以及主機(jī)接口 246?？刂破?06的主機(jī)接口 246可以選擇性地耦接到諸如圖1的代表性主機(jī)130的主機(jī)。在一個(gè)具體實(shí)施例中，存儲(chǔ)器接口 240可以使用串行器/解串行器(SERDES)接口而是串行的。存儲(chǔ)器接口 240與NAND智能橋接器108的控制器接口 214通信。例如，存儲(chǔ)器接口 240和控制器接口 214每個(gè)可以經(jīng)由差分信號(hào)收發(fā)而通信數(shù)據(jù)符號(hào)流216，如圖2所示。數(shù)據(jù)信號(hào)流216中的每個(gè)數(shù)據(jù)符號(hào)可以包括施加于一對(duì)通信線的差分信號(hào)，該通信線耦接在第一串行器/解串行器(SERDES)通信接口(例如存儲(chǔ)器接口 240和控制器接口 214中的一個(gè))與第二串行器/解串行器(SERDES)通信接口(例如存儲(chǔ)器接口 240和控制器接口 214中的另一個(gè))之間。在一些實(shí)現(xiàn)中，核心接口 210和NAND智能橋接器接口 208還經(jīng)由諸如串行器/解串行器通信接口(未示出)的差分信號(hào)收發(fā)協(xié)議而通信。
[0036]在一個(gè)具體實(shí)施例中，控制器106是閃存控制器，并且與存儲(chǔ)器裸片104的NAND閃存核心120結(jié)合使用，并且經(jīng)由NAND智能橋接器108與NAND閃存核心120通信。例如，控制器106可以使用如所述的串行器/解串行器(SERDES)接口 240與NAND智能橋接器108通信。雖然NAND智能橋接器108和控制器106兩者都包括ECC引擎(例如，ECC引擎228和ECC引擎244)，但是各個(gè)器件(S卩，NAND智能橋接器108和控制器106)中的ECC引擎可以是類似類型的ECC引擎，或者可以是不同類型的ECC引擎(例如，Reed-Solomon (RS)引擎、Bose-Chaudhur1-Hocquenghem (BCH)、級(jí)聯(lián)或卷積碼引擎(例如，turbo碼引擎)或任何其他類型的ECC引擎)。例如，可以對(duì)NAND智能橋接器108內(nèi)的ECC引擎228實(shí)現(xiàn)具有增強(qiáng)的錯(cuò)誤校正能力的ECC引擎，而可以對(duì)控制器106內(nèi)的ECC引擎244實(shí)現(xiàn)具有標(biāo)準(zhǔn)級(jí)別的錯(cuò)誤校正能力的ECC引擎。ECC引擎228內(nèi)的增強(qiáng)的錯(cuò)誤校正ECC處理的使用使得控制器106能夠管理多個(gè)NAND智能橋接器件或否則與多個(gè)NAND智能橋接器件接口，并且NAND智能橋接器件的每個(gè)可以支持多個(gè)存儲(chǔ)器器件。例如，增強(qiáng)的錯(cuò)誤校正ECC引擎228的使用可以使實(shí)現(xiàn)在控制器106內(nèi)的ECC引擎244上的減少的處理負(fù)荷，由此使得控制器106能夠支持多個(gè)器件。
[0037]在操作期間，控制器106可以從諸如圖1的主機(jī)130的主機(jī)設(shè)備接收指令和/或數(shù)據(jù)。可以在用于存儲(chǔ)器裸片104交互的主機(jī)接口 246處接收該指令和/或數(shù)據(jù)。控制器106可以配置為處理所接收的指令和/或數(shù)據(jù)，比如通過在ECC引擎244處進(jìn)行編碼操作，并且配置為經(jīng)由存儲(chǔ)器接口 240向NAND智能橋接器108發(fā)送處理過的數(shù)據(jù)。
[0038]NAND智能橋接器108可以響應(yīng)于經(jīng)由耦接到控制器接口 214的一對(duì)差分通信線接收的數(shù)據(jù)符號(hào)流216。NAND智能橋接器108可以配置為處理在控制器接口 214處的所接收的數(shù)據(jù)符號(hào)流216，以影響在外圍電路112處的一個(gè)或多個(gè)組件的操作。例如，當(dāng)NAND智能橋接器108接收到將數(shù)據(jù)存儲(chǔ)到NAND閃存核心120的指令時(shí)，NAND智能橋接器108可以配置為將所接收的數(shù)據(jù)的至少一部分緩存在多端口 SRAM226處，配置為在ECC引擎228處編碼要存儲(chǔ)在NAND閃存核心120處的數(shù)據(jù)，并且配置為通過經(jīng)由核心接口 210發(fā)送指令和已編碼數(shù)據(jù)到存儲(chǔ)器裸片104而開始在NAND閃存核心120處的數(shù)據(jù)存儲(chǔ)操作。
[0039]另外，一個(gè)或多個(gè)其他組件可以在NAND智能橋接器108處操作。例如，行解碼器220可以用來選擇NAND閃存核心120的具體行206。作為另一示例，可以在NAND智能橋接器108處而非在存儲(chǔ)器裸片104處操作電荷泵222。諸如當(dāng)外圍電路112配置為依據(jù)諸如最近最少使用(LRU)替換策略的緩存策略而存儲(chǔ)數(shù)據(jù)到多端口 SRAM226以及從多端口SRAM226取回?cái)?shù)據(jù)時(shí)，多端口 SRAM226可以用作緩存存儲(chǔ)器?？梢杂蔂顟B(tài)機(jī)224、由微處理器212或由其組合來控制外圍電路112的操作，比如確定響應(yīng)于讀命令或?qū)懨钜M(jìn)行的操作的具體序列。
[0040]NAND閃存核心120可以響應(yīng)于來自NAND智能橋接器108的數(shù)據(jù)和指令將諸如圖1的碼字152的數(shù)據(jù)存儲(chǔ)在所選字線處，比如I字線(WL (i))。作為另一示例，NAND閃存核心120可以響應(yīng)于讀命令而啟用一個(gè)或多個(gè)位線BL204以及開始感測(cè)操作以向NAND智能橋接器108提供來自諸如代表性單元202的存儲(chǔ)器單元的數(shù)據(jù)，用于在ECC引擎228處的錯(cuò)誤校正處理。例如，可以在存儲(chǔ)之前使用第一 ECC編碼操作在ECC引擎228處編碼要存儲(chǔ)在NAND閃存核心120處的數(shù)據(jù)。外圍電路112包括錯(cuò)誤校正(ECC)引擎228，并且配置為在ECC引擎228處開始對(duì)所接收的碼字的表示的解碼操作。外圍電路112可以進(jìn)一步向耦接到第二半導(dǎo)體器件(即，NAND智能橋接器108)的控制器106發(fā)送在ECC引擎228處生成的數(shù)據(jù)。例如，可以使用ECC引擎228編碼從NAND閃存核心120讀取的數(shù)據(jù)。在ECC引擎228處解碼數(shù)據(jù)之后，可以在ECC引擎228處部分重新編碼該數(shù)據(jù)用于傳送到控制器106。在一個(gè)替代實(shí)現(xiàn)中，從NAND智能橋接器108處的第一 ECC操作得到的已解碼數(shù)據(jù)可以是可由ECC引擎244解碼的碼字。數(shù)據(jù)的第二解碼可以作為ECC引擎244處的第二 ECC操作而進(jìn)行。第一 ECC操作可以使用與第二 ECC操作不同的錯(cuò)誤校正碼。
[0041 ] 位于控制器106和存儲(chǔ)器裸片104之間的NAND智能橋接器108使能夠在NAND智能橋接器108處進(jìn)行否則已在控制器106或存儲(chǔ)器裸片104處進(jìn)行的操作。例如，NAND智能橋接器108可以在控制器串行器/解串行器(SERDES)通信接口 214處接收數(shù)據(jù)符號(hào)的串行流216?？刂破鱏ERDES接口 214可以對(duì)數(shù)據(jù)符號(hào)的串行流216解串行以生成要存儲(chǔ)在存儲(chǔ)器核心120處的數(shù)據(jù)。NAND智能橋接器108可以向存儲(chǔ)器核心120發(fā)送來自NAND智能橋接器108的控制信號(hào)和碼字。例如，控制信號(hào)和碼字可以對(duì)應(yīng)于要存儲(chǔ)在存儲(chǔ)器核心120處的數(shù)據(jù)。為了例示，與在存儲(chǔ)器控制器處生成碼字的傳統(tǒng)系統(tǒng)相反，可以在ECC引擎228處編碼經(jīng)由控制器接口 214接收的數(shù)據(jù)以生成編碼字。經(jīng)由核心接口 210傳送碼字用于存儲(chǔ)在NAND閃存核心120處?？梢越?jīng)由控制器接口 214從存儲(chǔ)器控制器106接收數(shù)據(jù)符號(hào)的串行流216。
[0042]作為另一示例，NAND智能橋接器108可以從存儲(chǔ)器裸片104的存儲(chǔ)器核心120接收數(shù)據(jù)?？梢栽谂c存儲(chǔ)器核心120對(duì)應(yīng)的外圍電路112處接收該數(shù)據(jù)?？梢栽贜AND智能橋接器108處處理該數(shù)據(jù)，比如通過在ECC引擎228處至少部分解碼該數(shù)據(jù)(與在存儲(chǔ)器控制器處解碼數(shù)據(jù)的傳統(tǒng)系統(tǒng)相反)?？梢越?jīng)由控制器接口 214向耦接到NAND智能橋接器108的控制器106發(fā)送處理過的數(shù)據(jù)。
[0043]例如，所接收的數(shù)據(jù)可以包括碼字的表示，并且NAND智能橋接器108可以在ECC引擎228處開始該碼字的表示的解碼操作。所接收的數(shù)據(jù)可能已經(jīng)初始地存儲(chǔ)在存儲(chǔ)器核心120處作為包括冗余數(shù)據(jù)的碼字，以使能錯(cuò)誤校正和解碼。可以取回?cái)?shù)據(jù)作為可能包括一個(gè)或多個(gè)損壞位(corrupted bit)的碼字的表示。ECC引擎228可以響應(yīng)于在ECC引擎228的輸入處接收到碼字的表示并且響應(yīng)于接收到進(jìn)行解碼操作的控制信號(hào)而開始解碼操作。ECC引擎228可以配置為生成已解碼的數(shù)據(jù)的輸出，或替代地，生成解碼操作的錯(cuò)誤條件的指示，比如在已經(jīng)超過ECC引擎228的錯(cuò)誤校正能力時(shí)。在ECC引擎228處生成的數(shù)據(jù)可以發(fā)送到控制器106?？刂破?06可以配置為進(jìn)行數(shù)據(jù)的進(jìn)一步處理，比如在ECC引擎244處的第二解碼，并且可以比如經(jīng)由主機(jī)接口 246將該數(shù)據(jù)提供給外部主機(jī)設(shè)備。
[0044]此外，NAND智能橋接器108的外圍電路112可以配置為在多端口 SRAM226處同時(shí)處理多個(gè)字線的數(shù)據(jù)。例如，處理器212或狀態(tài)機(jī)224可以配置為處理來自NAND閃存核心120的多個(gè)字線的數(shù)據(jù)，以檢測(cè)干擾條件、編程打擾條件以及讀取打擾條件中的至少一個(gè)。為了例示，一個(gè)或多個(gè)檢測(cè)到的條件可以與在NAND閃存核心120的相鄰字線處的單元處存儲(chǔ)的值對(duì)應(yīng)。作為另一示例，可以將用不同的讀取電壓集讀取的與單條字線對(duì)應(yīng)的多個(gè)字線的數(shù)據(jù)從NAND閃存核心120讀取到多端口 SRAM226中，并且外圍電路112可以配置為進(jìn)行多端口 SRAM226中的多個(gè)字線的數(shù)據(jù)的錯(cuò)誤校正處理。作為另一示例，外圍電路112可以配置為處理多端口 SRAM226中的多個(gè)字線的數(shù)據(jù)以檢測(cè)具體數(shù)據(jù)樣式。作為另一示例，外圍電路112可以配置為處理多端口 SRAM226中的多個(gè)字線的數(shù)據(jù)以加擾要存儲(chǔ)到NAND閃存核心120的數(shù)據(jù)。
[0045]參考圖3，以頂視圖和側(cè)前視圖繪出了具有多裸片配置的裝置300的一個(gè)具體說明性實(shí)施例。裝置300包括:包含第一存儲(chǔ)器核心的第一存儲(chǔ)器裸片304、包含第二存儲(chǔ)器核心的第二存儲(chǔ)器裸片306、包含第三存儲(chǔ)器核心的第三存儲(chǔ)器裸片308以及包含第四存儲(chǔ)器核心的第四存儲(chǔ)器裸片310。例如，存儲(chǔ)器核心可以是NAND閃存核心。第一存儲(chǔ)器裸片304和第二存儲(chǔ)器裸片306耦接到第一外圍裸片312 (盡管在圖3中示出了 NAND智能橋接器(NSB)312，但是NSB312是外圍裸片的一個(gè)示例，并且可以使用任何其他類型的外圍裸片，并且在這里將其描述為外圍裸片312)。第三存儲(chǔ)器裸片308和第四存儲(chǔ)器核心310耦接到第二外圍裸片314 (例如，NAND智能橋接器)。第一外圍裸片312和第二外圍裸片314耦接到控制器裸片302。控制器裸片302可以耦接到與主機(jī)設(shè)備的物理接口 360。
[0046]裝置300的組件可以與圖1-2中所示的設(shè)備100的組件對(duì)應(yīng)。例如，控制器裸片302可以對(duì)應(yīng)于控制器106。第一外圍裸片312可以對(duì)應(yīng)于NAND智能橋接器108的第一實(shí)例，第二外圍裸片314可以對(duì)應(yīng)于NAND智能橋接器108的第二實(shí)例。存儲(chǔ)器裸片304-310的每個(gè)可以對(duì)應(yīng)于存儲(chǔ)器裸片104，并且可以是閃存核心裸片。如所示，第一外圍裸片312經(jīng)由焊線(wire bond) 352稱接到第一存儲(chǔ)器裸片304處的第一組代表性焊盤(pad) 360。第一外圍裸片312還經(jīng)由焊線352耦接到第二存儲(chǔ)器裸片306處的第二組代表性焊盤362。第二外圍裸片314經(jīng)由焊線352耦接到第三存儲(chǔ)器核心308處的第三組代表性焊盤364。第二外圍裸片314經(jīng)由焊線352耦接到第四存儲(chǔ)器核心310處的第四組代表性焊盤366。第一外圍裸片312和第二外圍裸片314每個(gè)經(jīng)由焊線352耦接到控制器裸片302。盡管圖3中裸片之間的連接被圖示為焊線352，但是可以使用一個(gè)或多個(gè)其他技術(shù)來使能裸片302-314中的兩個(gè)或多個(gè)之間的電稱接，比如倒裝芯片隆起焊盤(flip chip bump)、娃穿孔、一個(gè)或多個(gè)其他電連接技術(shù)或以上的任意組合。
[0047]第一外圍裸片312以放大圖示出為包括控制器接口 340、與第一存儲(chǔ)器核心對(duì)應(yīng)的外圍電路以及與第二存儲(chǔ)器核心對(duì)應(yīng)的外圍電路。例如，第一外圍裸片312可以包括NAND智能橋接器，該NAND智能橋接器包括控制邏輯342、第一 ECC引擎344、第二 ECC引擎346、第一核心接口 348以及第二核心接口 350。第一 ECC引擎344可以是與第一存儲(chǔ)器裸片304處的第一存儲(chǔ)器核心對(duì)應(yīng)的第一外圍電路(比如圖1-2的外圍電路112)的部分。第一核心接口 348可以配置為使得第一外圍裸片312能夠與第一存儲(chǔ)器裸片304的第一存儲(chǔ)器核心通信控制信號(hào)和數(shù)據(jù)。第二 ECC引擎346可以是與第二存儲(chǔ)器裸片306處的第二存儲(chǔ)器核心對(duì)應(yīng)的第二外圍電路的部分。第二核心接口 350可以配置為使得第一外圍裸片312能夠與第二存儲(chǔ)器裸片306處的第二存儲(chǔ)器核心通信控制信號(hào)和數(shù)據(jù)。
[0048]第一外圍裸片312可以響應(yīng)于控制器裸片302處的存儲(chǔ)器控制器。例如，響應(yīng)于從控制器裸片302接收的指令，第一外圍裸片312可以配置為開始第一存儲(chǔ)器核心處的第一存儲(chǔ)器操作以及第二存儲(chǔ)器核心處的第二存儲(chǔ)器操作。為了例示，第一外圍裸片312可以配置為從控制器裸片302接收指令，比如將第一數(shù)據(jù)字寫到第一存儲(chǔ)器裸片304處的第一存儲(chǔ)器核心并將第二數(shù)據(jù)字寫到第二存儲(chǔ)器裸片306處的第二存儲(chǔ)器核心的寫指令。第一外圍裸片312可以生成可操作以致使第一存儲(chǔ)器裸片304處的第一存儲(chǔ)器核心和第二存儲(chǔ)器裸片306處的第二存儲(chǔ)器核心進(jìn)行同時(shí)的編程操作、同時(shí)的讀取操作、同時(shí)的編程和讀取操作或同時(shí)的擦除操作的控制信號(hào)。
[0049]第二外圍裸片314可以以與第一外圍裸片312基本類似的方式配置。第二外圍裸片314可以響應(yīng)于控制器裸片302而進(jìn)行第三存儲(chǔ)器裸片308的第三存儲(chǔ)器核心處的以及第四存儲(chǔ)器裸片310的第四存儲(chǔ)器核心處的存儲(chǔ)器操作。
[0050]控制器裸片302以放大圖示出為包括具有諸如第一NAND智能橋接器接口(NSB I/F)的第一端口 320、諸如第二 NAND智能橋接器接口(NSB I/F)的第二端口 322、處理器324、ECC引擎326以及主機(jī)接口 328的存儲(chǔ)器控制器。
[0051]控制器裸片302與第一外圍裸片312和第二外圍裸片314的每個(gè)之間的通信可以經(jīng)由串行器/解串行器通信接口而啟用。例如，第一外圍裸片312的控制器接口 340可以是耦接到控制器裸片302的第一端口 320的串行器/解串行器通信接口。第一端口 320還可以是串行器/解串行器(SERDES)通信接口。在一些實(shí)施例中，第一核心接口 348和第二核心接口 350可以包括串行器/解串行器通信接口。然而，在其他實(shí)施例中，在第一外圍裸片312與第一和第二存儲(chǔ)器裸片304、306的存儲(chǔ)器核心之間的通信可以經(jīng)由除了串行器/解串行器通信接口之外的通信接口而發(fā)生。
[0052]第一外圍裸片312和第二外圍裸片314的每個(gè)配置為生成控制信號(hào)以控制一個(gè)或多個(gè)存儲(chǔ)器核心的操作。例如，第一外圍裸片312配置為生成控制信號(hào)以控制在第一存儲(chǔ)器裸片304處的第一存儲(chǔ)器核心的操作并且控制在第二存儲(chǔ)器裸片306處的第二存儲(chǔ)器核心的操作。第一外圍裸片312和第二外圍裸片314可以響應(yīng)于控制器裸片302。例如,第一外圍裸片312可以響應(yīng)于控制器裸片302處的存儲(chǔ)器控制器來開始第一存儲(chǔ)器裸片304的第一存儲(chǔ)器核心處的第一存儲(chǔ)器操作，并且開始第二存儲(chǔ)器裸片306的第二存儲(chǔ)器核心處的第二存儲(chǔ)器操作。第一外圍裸片312可以配置為與進(jìn)行第二存儲(chǔ)器操作基本同時(shí)地進(jìn)行第一存儲(chǔ)器操作。例如，第一外圍裸片312可以配置為從在控制器裸片302處的存儲(chǔ)器控制器接收數(shù)據(jù)，并且開始第一存儲(chǔ)器操作以將該數(shù)據(jù)的第一部分存儲(chǔ)到第一存儲(chǔ)器裸片304處的第一存儲(chǔ)器核心，并且同時(shí)開始第二存儲(chǔ)器操作以將該數(shù)據(jù)的第二部分存儲(chǔ)到第二存儲(chǔ)器裸片306處的第二存儲(chǔ)器核心。
[0053]作為另一示例，第一外圍裸片312可以配置為從在控制器裸片302處的存儲(chǔ)器控制器接收請(qǐng)求以取回所存儲(chǔ)的數(shù)據(jù)。第一外圍裸片312可以響應(yīng)于該請(qǐng)求而通過開始包括從第一存儲(chǔ)器裸片304處的第一存儲(chǔ)器核心讀取所存儲(chǔ)的數(shù)據(jù)的第一部分的第一存儲(chǔ)器操作以及通過開始包括從第二存儲(chǔ)器裸片306處的第二存儲(chǔ)器核心讀取所存儲(chǔ)的數(shù)據(jù)的第二部分的第二存儲(chǔ)器操作來取回所存儲(chǔ)的數(shù)據(jù)。第一外圍裸片312可以配置為處理所存儲(chǔ)的數(shù)據(jù)的第一部分和所存儲(chǔ)的數(shù)據(jù)的第二部分并且組合處過的第一和第二部分以提供給控制器裸片302。
[0054]作為另一示例，外圍裸片312可以配置為從控制器裸片302處的存儲(chǔ)器控制器接收請(qǐng)求以擦除所存儲(chǔ)的數(shù)據(jù)。作為響應(yīng)，外圍裸片312可以開始第一存儲(chǔ)器操作，該操作包括從第一存儲(chǔ)器核心304處的第一存儲(chǔ)器核心擦除所存儲(chǔ)的數(shù)據(jù)的第一部分。外圍裸片312還可以開始第二存儲(chǔ)器操作，該操作包括從第二存儲(chǔ)器核心306的第二存儲(chǔ)器核心擦除所存儲(chǔ)的數(shù)據(jù)的第二部分。第一和第二擦除操作可以在單個(gè)時(shí)間段期間發(fā)生。
[0055]外圍裸片312還可以配置為同時(shí)在不同存儲(chǔ)器裸片處進(jìn)行不同類型的操作。作為示例，外圍裸片312可以開始包括將第一數(shù)據(jù)寫到第一存儲(chǔ)器裸片304的寫操作的第一存儲(chǔ)器操作以及從第二存儲(chǔ)器裸片306讀取第二數(shù)據(jù)的讀操作的第二存儲(chǔ)器操作。外圍裸片312可以配置為與進(jìn)行讀操作基本同時(shí)地進(jìn)行寫操作(S卩，寫操作和讀操作可以在單個(gè)時(shí)間段期間發(fā)生)。
[0056]第一外圍裸片312的控制邏輯342可以包括控制電路，該控制電路配置為與開始在第二 ECC引擎346處的第二 ECC操作基本同時(shí)地開始在第一 ECC引擎344處的第一 ECC操作。例如，第一 ECC操作可以包括在第一 ECC引擎344處編碼第一數(shù)據(jù)，第二 ECC操作可以包括在第二 ECC引擎346處編碼第二數(shù)據(jù)。為了例示，第一數(shù)據(jù)可以是來自控制器裸片302處的存儲(chǔ)器控制器的所接收數(shù)據(jù)的第一部分，第二數(shù)據(jù)可以是來自控制器裸片302處的存儲(chǔ)器控制器的所接收數(shù)據(jù)的第二部分。取回的數(shù)據(jù)的第一部分和第二部分可以由控制邏輯342分別路由到第一 ECC引擎344和第二 ECC引擎346。
[0057]控制邏輯342可以配置為與開始在第二 ECC引擎346處的對(duì)所接收數(shù)據(jù)的第二部分的編碼操作基本同時(shí)地開始在第一 ECC引擎344處的對(duì)所接收數(shù)據(jù)的第一部分的編碼操作。編碼ECC操作可以導(dǎo)致生成第一和第二碼字。第一外圍裸片312可以配置為通過控制邏輯342的控制經(jīng)由第一核心接口 348傳輸?shù)谝淮a字的操作而將由第一 ECC操作生成的第一碼字存儲(chǔ)到第一存儲(chǔ)器裸片304處的第一存儲(chǔ)器核心。類似地，第一外圍裸片312可以配置為通過控制邏輯342的控制經(jīng)由第二核心接口 350傳輸?shù)诙a字的操作而將由第二 ECC操作生成的第二碼字存儲(chǔ)到第二存儲(chǔ)器裸片306處的第二存儲(chǔ)器核心。
[0058]第一外圍裸片312可以配置為在第一 ECC引擎344處解碼第一數(shù)據(jù)，并且與解碼該第一數(shù)據(jù)基本同時(shí)地在第二 ECC引擎346處解碼第二數(shù)據(jù)。例如，第一外圍裸片312可以配置為經(jīng)由第一核心接口 348取回諸如第一碼字的表示的第一數(shù)據(jù)。第一外圍裸片312可以配置為經(jīng)由第二核心接口 350從第二存儲(chǔ)器裸片306接收諸如第二碼字的表示的第二數(shù)據(jù)。在接收到第一和第二數(shù)據(jù)時(shí)，控制邏輯342可以配置為將第一數(shù)據(jù)引導(dǎo)到第一 ECC引擎344的輸入并且將第二數(shù)據(jù)引導(dǎo)到第二 ECC引擎346的輸入，用于基本同時(shí)解碼第一數(shù)據(jù)和第二數(shù)據(jù)。在第一 ECC引擎344和第二 ECC引擎346處的解碼操作的輸出可以導(dǎo)致通過控制邏輯342將解碼后的數(shù)據(jù)經(jīng)由控制器接口 340路由到控制器裸片302。
[0059]如在裝置300的側(cè)前視圖中所示，控制器裸片302堆疊在第一存儲(chǔ)器裸片304上。第一存儲(chǔ)器裸片304堆疊在第二存儲(chǔ)器裸片306上。第二存儲(chǔ)器裸片306堆疊在第三存儲(chǔ)器裸片308上，第三存儲(chǔ)器裸片308堆疊在第四存儲(chǔ)器裸片310上。第二外圍裸片314經(jīng)由焊線352耦接到控制器裸片302、第三存儲(chǔ)器裸片308以及第四存儲(chǔ)器裸片310。存儲(chǔ)器裸片304-310的每個(gè)被圖示為彼此相互偏離，以使得焊盤的代表性集合360、362、364、366可接達(dá)(accessible)到各個(gè)外圍裸片312、314的焊線。
[0060]如在裝置300的頂視圖中所示，控制器裸片302、第一外圍裸片312和第二外圍裸片314每個(gè)小于每個(gè)儲(chǔ)器裸片304、306、308和310。盡管外圍裸片312、314的每個(gè)被圖示為與兩個(gè)存儲(chǔ)器裸片耦接，但是在其他實(shí)施例中，每個(gè)外圍裸片312、314而是可以耦接到單一存儲(chǔ)器裸片或多于兩個(gè)的存儲(chǔ)器裸片。例如，第一外圍裸片312可以進(jìn)一步包括第三ECC引擎和第三核心接口以使能在三個(gè)存儲(chǔ)器裸片處的基本同時(shí)的存儲(chǔ)器訪問和操作。盡管存儲(chǔ)器裸片304、306、308和310每個(gè)被描述為具有閃存核心，但是在其他實(shí)施例中，儲(chǔ)器裸片304、306、308和310中的一個(gè)或多個(gè)可以包括多個(gè)閃存核心或可以包括一個(gè)或多個(gè)另一存儲(chǔ)器類型的核心，比如三維(3D)存儲(chǔ)器的核心。閃存和3D存儲(chǔ)器的說明性示例在圖8描述。
[0061]圖4描繪了代表性封裝配置的圖3的裝置300(例如，封裝內(nèi)系統(tǒng)(SiP)配置)。控制器裸片302、第一存儲(chǔ)器裸片304、第二存儲(chǔ)器裸片306、第三存儲(chǔ)器裸片308和第四存儲(chǔ)器裸片310被圖示為處于諸如刷電路板362之類的基板上的堆疊布置。外圍裸片314還耦接到該印刷電路板362。另外，控制器裸片302、第一存儲(chǔ)器裸片304、第二存儲(chǔ)器裸片306、第三存儲(chǔ)器裸片308和第四存儲(chǔ)器裸片310每個(gè)被圖示為經(jīng)由焊線電耦接(或在第四存儲(chǔ)器裸片310的情況下經(jīng)由直接電耦接(例如，表面安裝))到該印刷電路板362。印刷電路板362耦接到物理接口 360。例如，物理接口 360可以包括通用串行總線(USB)物理接口、安全數(shù)字(SD)接口、使能與主機(jī)設(shè)備的通信、比如與圖1的代表性主機(jī)設(shè)備130通信的一個(gè)或多個(gè)其他物理接口、或以上的任意組合。
[0062]封裝400是共同(common)封裝(S卩，單一封裝400包括裸片302-314的每個(gè))，其進(jìn)一步包括印刷電路板362和物理接口 360。在其他實(shí)施例中，裸片302-314可以被包括在根據(jù)其他配置的單一封裝中。例如，在其他配置中，封裝400可以不包括印刷電路板362。作為另一示例，物理接口 360可以實(shí)現(xiàn)為在裸片302-314的一個(gè)或多個(gè)上的諸如焊盤或?qū)щ娦酝箟K之類的電接觸件(contact)，這些電接觸件在封裝400的外部是可接達(dá)的。
[0063]圖5描繪了以不同物理配置的、包括圖3的裝置300的組件的裝置500。裝置500包括以堆疊式布置的控制器裸片302、第一外圍裸片312、第二外圍裸片314、第一存儲(chǔ)器裸片304、第二存儲(chǔ)器裸片306、第三存儲(chǔ)器裸片308以第四存儲(chǔ)器裸片310，該堆疊式布置在頂視圖和側(cè)前視圖中示出。第一外圍裸片312和第二外圍裸片314被圖示為堆疊在第一存儲(chǔ)器裸片304的頂部。作為控制器裸片302和外圍裸片312、314之間的縮短長度的焊線的結(jié)果，相比于圖3的配置，第一外圍裸片312和第二外圍裸片314可以提供有與控制器裸片302的更迅速和/或更可靠的通信?？刂破髀闫?02可以與到主機(jī)設(shè)備的物理接口 360耦接。圖5的裝置500可以并入單個(gè)封裝中，比如圖4的說明性封裝400。
[0064]參考圖6,不出了系統(tǒng)600的一個(gè)具體實(shí)施例,該系統(tǒng)600包括存儲(chǔ)器核心和在分離的裸片上的這些存儲(chǔ)器核心的外圍電路(例如，NAND智能橋接器件)。系統(tǒng)600包括耦接到存儲(chǔ)器子系統(tǒng)602、604、606和608的網(wǎng)絡(luò)的路由器器件620。存儲(chǔ)器子系統(tǒng)602-608的每個(gè)、比如代表性的存儲(chǔ)器子系統(tǒng)604包括控制裸片610、第一 NAND智能橋接器件612、第二 NAND智能橋接器件614、第一存儲(chǔ)器核心裸片616和第二存儲(chǔ)器核心裸片618。路由器器件620可以配置為路由諸如控制信號(hào)和/或數(shù)據(jù)的消息到一個(gè)或多個(gè)控制器裸片，比如代表性的控制器裸片610，用于在系統(tǒng)600的多個(gè)控制器裸片之間的分布式處理以及在系統(tǒng)600的多個(gè)NAND智能橋接器件之間的另外的分布式處理。
[0065]例如，控制器裸片610可以配置為從路由器器件620接收控制信息和/或數(shù)據(jù)并且確定控制器裸片610是否是該控制信息和/或數(shù)據(jù)的意圖的接收者。控制器裸片610可以配置為向一個(gè)或多個(gè)其他控制裸片或其他存儲(chǔ)器子系統(tǒng)傳遞所接收的控制信息和/或數(shù)據(jù)。當(dāng)控制器裸片610被確定為是控制信息和/或數(shù)據(jù)的意圖的接收者時(shí)，控制器裸片610可以配置為向NAND智能橋接器件612、614之一或兩者發(fā)送控制指令以開始在存儲(chǔ)器核心裸片616和618之一或兩者處的存儲(chǔ)器操作。
[0066]為了說明，控制器裸片610可以配置為通過向第一 NAND智能橋接器件612發(fā)送數(shù)據(jù)字的第一部分并向第二 NAND智能橋接器件614發(fā)送數(shù)據(jù)字的第二部分而開始對(duì)所接收數(shù)據(jù)的存儲(chǔ)操作，比如參考圖3描述的。NAND智能橋接器件612、614可以配置為同時(shí)開始數(shù)據(jù)字的第一部分和數(shù)據(jù)字的第二部分的ECC編碼操作。第一 NAND智能橋接器件612可以配置為與第二 NAND智能橋接器件614將第二 ECC操作的編碼結(jié)果存儲(chǔ)到第二存儲(chǔ)器核心裸片618同時(shí)地將第一 ECC操作的編碼結(jié)果存儲(chǔ)到第一存儲(chǔ)器核心裸片616。
[0067]控制器裸片610可以配置為將其自身識(shí)別為存儲(chǔ)器讀取操作的意圖的接收者，并且恢復(fù)之前存儲(chǔ)到存儲(chǔ)器核心裸片616、618的數(shù)據(jù)字?？刂破髀闫?10可以配置為向NAND智能橋接器件612、614發(fā)送讀取指令，以分別從第一存儲(chǔ)器核心裸片616以及第二存儲(chǔ)器核心裸片618讀取與所請(qǐng)求的數(shù)據(jù)字的第一部分以及所請(qǐng)求數(shù)據(jù)字的第二部分對(duì)應(yīng)的數(shù)據(jù)?？刂破髀闫?10可以配置為從第一 NAND智能橋接器件612以及第二 NAND智能橋接器件614接收已解碼的取回的信息，組合接收的部分，進(jìn)行諸如參考圖3描述的第二 ECC解碼操作，并且經(jīng)由路由器器件620將結(jié)果返回到請(qǐng)求者。存儲(chǔ)器子系統(tǒng)602、606和608的每個(gè)可以如對(duì)代表性子系統(tǒng)604描述的那樣操作。
[0068]通過使用包括控制器裸片610以及NAND智能橋接器件612、614的分布式架構(gòu)使能多個(gè)并行存儲(chǔ)器訪問操作，系統(tǒng)600使實(shí)現(xiàn)高數(shù)據(jù)處理量，如由路由器620觀察到的。系統(tǒng)600還可以通過添加或移除存儲(chǔ)器子系統(tǒng)602-608中的一個(gè)或多個(gè)而使實(shí)現(xiàn)設(shè)計(jì)靈活性。
[0069]參考圖7，包括智能橋接器件712的封裝的設(shè)備700被例示為在第一配置702中使用第一存儲(chǔ)器控制器接口 718并且在第二配置704中使用第二存儲(chǔ)器控制器接口 720。封裝的設(shè)備700包括耦接到智能橋接器件712的一個(gè)或多個(gè)存儲(chǔ)器核心裸片710。該智能橋接器件712包括核心接口 714、外圍電路716、第一存儲(chǔ)器控制器接口 718和第二存儲(chǔ)器控制器接口 720。作為示例，一個(gè)或多個(gè)存儲(chǔ)器裸片710的每個(gè)可以對(duì)應(yīng)于圖2的存儲(chǔ)器裸片104，核心接口 714可以對(duì)應(yīng)于圖2的核心接口 210，外圍電路716可以對(duì)應(yīng)于圖2所示的外圍電路112。
[0070]—個(gè)或多個(gè)存儲(chǔ)器裸片710以及智能橋接器件712被容納在具有圖示為一組導(dǎo)電接觸件或管腳的控制器物理接口 722的封裝中。在第一配置702中，第一存儲(chǔ)器控制器接口 718經(jīng)由諸如焊線的導(dǎo)線724耦接到控制器物理接口 722。第一存儲(chǔ)器控制器接口 718可以是傳統(tǒng)的或“遺留的”控制器接口，其使得外部存儲(chǔ)器控制器能夠與封裝的設(shè)備700通信，就像該封裝的設(shè)備700是傳統(tǒng)的NAND閃存裸片那樣。在第二配置704中，第二存儲(chǔ)器控制器接口 720是經(jīng)由導(dǎo)線726耦接到控制器物理接口 722的串行器/解串行器接口。第二配置704使得封裝的設(shè)備700能夠經(jīng)由高速串行接口與存儲(chǔ)器控制器通信。
[0071]可以選擇第一實(shí)現(xiàn)方式702或第二實(shí)現(xiàn)方式704以使能與具體存儲(chǔ)器控制器器件的通信。盡管圖7圖示僅存儲(chǔ)器控制器接口 718、720中的一個(gè)經(jīng)由導(dǎo)線724或726耦接到物理接口 722，但是在其他實(shí)施例中，封裝的設(shè)備700可以包括切換機(jī)制，該切換機(jī)制可以配置為使得存儲(chǔ)器控制器接口 718、720的任一個(gè)能夠基于要耦接到封裝的設(shè)備700的存儲(chǔ)器控制器的能力而操作性地耦接到物理接口 722。
[0072]參考圖8，描繪了 NAND閃存核心802的第一布局的一個(gè)具體說明性實(shí)施例。還描繪了 3D存儲(chǔ)器核心804的第二布局以及智能橋接器件806的第三布局，其包括互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的多金屬化層互連。NAND閃存核心802、3D存儲(chǔ)器核心804以及智能橋接器件806以簡(jiǎn)化格式繪出以便于說明，并且不是一定按比例繪制。
[0073]NAND閃存核心802包括:襯底810 ;以及包含第一源極柵(SG) 812、第二源極柵814、第一 NAND閃存單元816以及第二 NAND閃存單元818的結(jié)構(gòu)。NAND閃存核心802具有第一金屬化層(MO) 820、第二金屬化層(Ml) 822和第三金屬化層(M2) 824。由電介質(zhì)材料來分離結(jié)構(gòu)812-818以及金屬化層820-824。
[0074]NAND閃存單元816和818是NAND快閃串的代表性單元，該NAND快閃串選擇性地與源極線隔離或經(jīng)由第二源極柵814與該源極線耦接。盡管僅圖示了兩個(gè)單元816、818，但是NAND快閃串可以具有任意數(shù)量的單元，比如64個(gè)單元。單元816和818的每個(gè)包括經(jīng)由隧穿絕緣體(例如，隧穿氧化物)830與襯底810隔離的導(dǎo)電浮置柵極(多晶硅柵極)834。在浮置柵極834上布置絕緣體層836，在絕緣體層836上布置控制柵(例如，多晶硅柵極)838。導(dǎo)電字線(WL)840 (例如，金屬線)位于控制柵極838上。源極柵812、814具有與單元816、818類似的結(jié)構(gòu)。襯底810的高摻雜區(qū)域、比如代表性摻雜區(qū)域832位于NAND閃存串的結(jié)構(gòu)之間。例如，摻雜區(qū)域832可以是具有高濃度電子供體的襯底810的一部分(S卩，n+區(qū)域)。
[0075]第一金屬化層M0820包括經(jīng)由代表性互連或通孔耦接到在所示NAND快閃串的第一端處的源極的源極線，該代表性互連或通孔提供在MO層820和襯底810的源極區(qū)域之間的電連接。第二金屬化層M1822包括經(jīng)由漏極柵極(未示出)耦接到NAND快閃串的第二端的位線。第三金屬化層M2824包括單元源極線(CELSRC)和p阱線(CPWELL)。
[0076]NAND閃存核心802可以設(shè)計(jì)為滿足諸如包括NAND閃存核心802的封裝的高度限制之類的標(biāo)準(zhǔn)。例如，通過在封裝中堆疊多個(gè)存儲(chǔ)器核心裸片可以增加存儲(chǔ)器密度。因?yàn)槊總€(gè)存儲(chǔ)器核心裸片的厚度隨著被包括在存儲(chǔ)器核心中的每個(gè)另外的金屬化層820-824而增加，所以通過在每個(gè)NAND閃存核心中使用盡可能少的金屬化層可以在多個(gè)NAND閃存核心的封裝中獲得更高的存儲(chǔ)器密度。制造NAND閃存核心的成本可以隨著使用的每個(gè)另外的金屬化層而增加。使用更少的金屬化層因而可以減少與NAND閃存核心關(guān)聯(lián)的制造成本。
[0077]3D存儲(chǔ)器核心804包括襯底842、在該襯底842上的絕緣層844以及在3D存儲(chǔ)器的代表性垂直列中的在襯底842上方堆疊的存儲(chǔ)器單元846、847和848。第一存儲(chǔ)器單元846位于第一金屬層850和第二金屬層852之間,第二存儲(chǔ)器單兀847位于第二金屬層852和第三金屬層854之間，并且第三存儲(chǔ)器單兀848位于第三金屬層854和第四金屬層856之間。每個(gè)單元846-848具有二極管型結(jié)構(gòu)，該結(jié)構(gòu)包括:具有高濃度電子供體的第一層858(n+層)、具有較低濃度電子供體的第二層860 (n-層)、具有高濃度空穴供體的第三層862(P+層)、以及可配置為用作絕緣層或?qū)щ妼拥目刂茖?64。例如，通過將控制層864配置為具有允許電流在第三金屬層854和第四金屬層856之間流動(dòng)的電導(dǎo)通特性，可以將第一數(shù)據(jù)值存儲(chǔ)在第三存儲(chǔ)器單元848中。通過將控制層864配置為具有阻止或顯著減少在第三金屬層854和第四金屬層856之間電流流動(dòng)的電絕緣特性，可以將第二數(shù)據(jù)值存儲(chǔ)在第三存儲(chǔ)器單元848中。
[0078]可以通過增加在每一垂直列中的存儲(chǔ)器單元的數(shù)量來設(shè)計(jì)具有增加的存儲(chǔ)容量的3D存儲(chǔ)器核心804。然而，增加每列中的單元的數(shù)量增加了列的高度，導(dǎo)致與使用相對(duì)淺的結(jié)構(gòu)(即，與襯底842的距離更小)的邏輯相比可能具有增加的高度(即，與襯底842的距離更大)的金屬和半導(dǎo)體的堆疊。在單一裸片上組合3D存儲(chǔ)器單元和邏輯可能由于在存儲(chǔ)器單元結(jié)構(gòu)和淺的邏輯結(jié)構(gòu)(例如，晶體管)之間的高度的差異而存在設(shè)計(jì)挑戰(zhàn)，。
[0079]智能橋接器件806包括通過襯底870以上的電介質(zhì)層875-881分離的多個(gè)金屬化層882-888。邏輯結(jié)構(gòu)被圖示為具有由襯底870的摻雜區(qū)域形成的源極874的晶體管。圖示了提供在源極874和第三金屬化層(M3)884之間的導(dǎo)電路徑的通孔872。該晶體管還包括與第二金屬化層(M2) 883耦接的漏極和與第一金屬化層(Ml) 882耦接的柵極。
[0080]相比于NAND閃存核心802，多個(gè)金屬化層882-888使得增加密度的邏輯結(jié)構(gòu)(例如，晶體管)能夠形成在襯底870上，因?yàn)槊總€(gè)另外的金屬化層增加了用于在邏輯結(jié)構(gòu)之間路由信號(hào)的可用線路的數(shù)量。例如，關(guān)于金屬線厚度和相鄰線之間的間隔的設(shè)計(jì)標(biāo)準(zhǔn)可能限制通孔的布置，并且還可能限制對(duì)于在NAND閃存核心802上形成的邏輯結(jié)構(gòu)可用的信號(hào)收發(fā)路徑的數(shù)量。因?yàn)樵贜AND閃存核心802上僅三個(gè)金屬化層820-822可用，所以用于信號(hào)路由的互連的布置可以比在智能橋接器件806上更加分布式(S卩，每單位面積可以提供更少的互連以及更少的信號(hào))。
[0081]通過在智能橋接器件806處實(shí)現(xiàn)傳統(tǒng)上位于NAND閃存核心處的外圍電路可以獲得各種益處。例如，因?yàn)檩^小的器件通常使用比較大器件更少的功率，所以可以降低功耗。作為另一示例，因?yàn)樵谳^大面積上展開的較大器件需要用于高速操作的較大驅(qū)動(dòng)器，所以可以獲得操作速度的改進(jìn)、驅(qū)動(dòng)器尺寸和驅(qū)動(dòng)器功耗的減少或這兩者。
[0082]作為另一示例，使用智能橋接器件806的多個(gè)金屬化層，需要可能難以在NAND閃存核心802中實(shí)現(xiàn)的大量信號(hào)路徑(例如，雙端口 SRAM)的結(jié)構(gòu)可以相對(duì)簡(jiǎn)單地實(shí)現(xiàn)。
[0083]雙端口 SRAM可以用作改進(jìn)存儲(chǔ)器操作的處理量的緩存。例如，雙端口 SRAM可以使得智能橋接器件806能夠保持在寫操作期間從存儲(chǔ)器控制器接收的數(shù)據(jù)，直到NAND閃存核心802準(zhǔn)備好存儲(chǔ)所接收的數(shù)據(jù)。作為其他示例，SRAM可以用在智能橋接器件806處用于數(shù)據(jù)的處理和分析，作為說明性的、非限制性的示例，比如用于讀取用于分析的多條字線(例如，分析干擾、編程打擾和/或讀取打擾)、利用不同讀取電壓的字線的多個(gè)讀取結(jié)果以使能對(duì)要存儲(chǔ)的數(shù)據(jù)的錯(cuò)誤校正、分析(對(duì)于具體數(shù)據(jù)樣式)以及使能加擾要存儲(chǔ)的數(shù)據(jù)。
[0084]作為另一示例，在智能橋接器件806處實(shí)現(xiàn)傳統(tǒng)上位于NAND閃存核心處的外圍電路釋放了 NAND閃存核心802上的空間，并且使得能夠通過增加另外的存儲(chǔ)器元件來增加存儲(chǔ)容量。相比于具有基本類似的存儲(chǔ)容量的傳統(tǒng)閃存核心，在智能橋接器件806處實(shí)現(xiàn)外圍電路使能夠減小NAND閃存核心802的尺寸。相比于傳統(tǒng)NAND閃存核心，在智能橋接器件806處實(shí)現(xiàn)外圍電路還使得能夠增加NAND閃存核心802的間距(例如，單元到單元間隔)。通過相比于傳統(tǒng)NAND閃存核心增加NAND閃存核心802內(nèi)的單元到單元間隔，相比于傳統(tǒng)NAND閃存核心，可以在NAND閃存核心802中減少可能引起數(shù)據(jù)錯(cuò)誤的交叉耦合效應(yīng)、編程打擾效應(yīng)、讀取打擾效應(yīng)和/或其他效應(yīng)。由于相比于傳統(tǒng)NAND閃存核心在NAND閃存核心802中出現(xiàn)更少的錯(cuò)誤，可以使用更簡(jiǎn)單的ECC引擎(具有減小的尺寸、成本和/或功耗)，可以獲得增加的器件壽命，或這兩者。
[0085]可以在智能橋接器件806處實(shí)現(xiàn)的外圍電路的另一示例是NAND閃存核心802的電荷泵。由于電荷泵的相對(duì)大的尺寸，傳統(tǒng)的NAND閃存核心具有相對(duì)少的電荷泵并且在位線和源極線之間使用相對(duì)長的NAND串(例如，64單元/串)。可以在智能橋接器件806中集成比在傳統(tǒng)的NAND閃存核心中可用的電荷泵更大量的電荷泵以提供更大量的電荷。因此，可以使用更短的NAND串(例如，32單元/串)，并且相比于使用耦接到較長NAND串的較少電荷泵的傳統(tǒng)NAND閃存核心，可以改進(jìn)讀取次數(shù)和編程次數(shù)。
[0086]盡管關(guān)于NAND閃存核心802描述了各種益處，但是通過將3D存儲(chǔ)器核心804的外圍電路移動(dòng)到智能橋接器件806可以在3D存儲(chǔ)器器件中獲得類似的益處。在圖1-2的系統(tǒng)100、圖3的裝置300、圖4的封裝400、圖5的裝置500、圖6的系統(tǒng)600、圖7的封裝器件700或這些的任意組合中可以獲得類似的益處。
[0087]圖9是操作諸如圖1-2的第二半導(dǎo)體器件、圖3-5的外圍裸片312或314、圖6的NAND智能橋接器件612或614、或圖7的智能橋接器712之類的器件的方法的一個(gè)具體實(shí)施例的流程圖，作為說明性的非限制示例。在902，在第二半導(dǎo)體器件處接收數(shù)據(jù)，用于存儲(chǔ)在第一半導(dǎo)體器件處的NAND閃存核心的貯存。例如，第一半導(dǎo)體器件可以是圖1的第一半導(dǎo)體器件104，第二半導(dǎo)體器件可以是圖1的第二半導(dǎo)體器件108。作為另一示例，第一半導(dǎo)體器件可以是圖3-5的第一存儲(chǔ)器裸片304或第二存儲(chǔ)器裸片306，第二半導(dǎo)體器件可以是圖3-5的第一外圍裸片312。作為另一示例，第一半導(dǎo)體器件可以是圖3-5的第三存儲(chǔ)器裸片308或第四存儲(chǔ)器裸片310，第二半導(dǎo)體器件可以是圖3-5的第二外圍裸片314。作為另一示例，第一半導(dǎo)體器件可以是圖6的第一存儲(chǔ)器核心裸片616，第二半導(dǎo)體器件可以是圖6的第一 NAND智能橋接器件612。作為另一示例，第一半導(dǎo)體器件可以是圖6的第二存儲(chǔ)器核心裸片618，第二半導(dǎo)體器件可以是圖6的第二 NAND智能橋接器件614。作為另一示例，第一半導(dǎo)體器件可以是圖7的存儲(chǔ)器核心裸片710，第二半導(dǎo)體器件可以是圖7的智能橋接器件712?？梢詮闹T如圖1的控制器106之類的耦接到第二半導(dǎo)體器件的存儲(chǔ)器控制器接收數(shù)據(jù)。
[0088]第二半導(dǎo)體器件包括用于NAND閃存核心的外圍電路。例如，外圍電路可以包括處理器、錯(cuò)誤校正編碼(ECC)引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的至少一個(gè)。為了說明，外圍電路可以與圖1或圖2中圖示的外圍電路112對(duì)應(yīng)，可以包括圖3的第一 ECC引擎344或第二 ECC引擎346，或者可以與圖7的外圍電路716對(duì)應(yīng)，作為說明性的非限制示例。
[0089]在904,從第二半導(dǎo)體器件向第一半導(dǎo)體器件處的NAND閃存核心發(fā)送控制信號(hào)。例如，控制信號(hào)可以是圖1的控制信號(hào)150。該控制信號(hào)可以指示該NAND閃存核心開始數(shù)據(jù)存儲(chǔ)操作。
[0090]在906，可以從第二半導(dǎo)體器件向NAND閃存核心發(fā)送碼字。碼字可以對(duì)應(yīng)于所接收的數(shù)據(jù)。例如，碼字可以是在第二半導(dǎo)體器件處進(jìn)行的ECC操作的輸出。NAND閃存核心可以響應(yīng)于該控制信號(hào)而存儲(chǔ)碼字。
[0091]圖10是操作諸如圖1-2的第二半導(dǎo)體器件108、圖3-5的外圍裸片312或314、圖6的NAND智能橋接器件612或614、或圖7的智能橋接712之類的器件的方法的一個(gè)具體實(shí)施例的流程圖，作為說明性的非限制示例。在1002，從第二半導(dǎo)體器件向在第一半導(dǎo)體器件處的NAND閃存核心發(fā)送控制信號(hào)。例如，該控制信號(hào)可以是圖1的控制信號(hào)150。作為另一示例，第一半導(dǎo)體器件可以是圖3-5的第一存儲(chǔ)器裸片304或第二存儲(chǔ)器裸片306，第二半導(dǎo)體器件可以是圖3-5的第一外圍裸片312。作為另一示例，第一半導(dǎo)體器件可以是圖3-5的第三存儲(chǔ)器裸片308或第四存儲(chǔ)器裸片310，第二半導(dǎo)體器件可以是圖3-5的第二外圍裸片314。作為另一不例,第一半導(dǎo)體器件可以是圖6的第一存儲(chǔ)器核心裸片616,第二半導(dǎo)體器件可以是圖6的第一 NAND智能橋接器件612。作為另一示例，第一半導(dǎo)體器件可以是圖6的第二存儲(chǔ)器核心裸片618，第二半導(dǎo)體器件可以是圖6的第二 NAND智能橋接器件614。作為另一示例，第一半導(dǎo)體器件可以是圖7的存儲(chǔ)器核心裸片710，第二半導(dǎo)體器件可以是圖7的智能橋接器件712。
[0092]該方法還包括在1004在第二半導(dǎo)體器件處接收來自NAND閃存核心的碼字的表示。例如，該碼字的表示可以從圖1的存儲(chǔ)器核心120取回，并且可能包括一個(gè)或多個(gè)位錯(cuò)誤。
[0093]在用于NAND閃存核心的外圍電路處接收碼字的表示。該外圍電路可以包括處理器、錯(cuò)誤校正編碼(ECC)引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的至少一個(gè)。例如，外圍電路可以是圖1或圖2中圖示的外圍電路112，可以包括圖3的第一 ECC引擎344或第二 ECC引擎346，或者可以與圖7的外圍電路716對(duì)應(yīng)，作為說明性的非限制示例。
[0094]在1006，在ECC引擎處生成的數(shù)據(jù)可以被發(fā)送到耦接于第二半導(dǎo)體裝置的存儲(chǔ)器控制器。例如，外圍電路可以包括圖2的錯(cuò)誤校正編碼(ECC)引擎228?？梢栽贓CC引擎228處開始對(duì)碼字的表示的解碼操作，以恢復(fù)已解碼數(shù)據(jù)，并且將該已解碼數(shù)據(jù)發(fā)送到圖2的控制器106。作為另一示例，該存儲(chǔ)器控制器可以是圖1的控制器106，或者可以在圖3-5的控制器裸片302或圖6的控制器裸片610處實(shí)現(xiàn)，作為說明性的非限制示例。
[0095]圖11是操作諸如圖1-2的第二半導(dǎo)體器件108、圖3-5的外圍裸片312或314、圖6的NAND智能橋接器件612或614、或圖7的智能橋接712之類的器件的方法的一個(gè)具體實(shí)施例的流程圖，作為說明性的非限制示例。在1102，在第二半導(dǎo)體器件的串行器/解串行器通信接口處接收數(shù)據(jù)符號(hào)的串行流。第二半導(dǎo)體器件包括用于第一半導(dǎo)體器件處的存儲(chǔ)器核心的外圍電路。該外圍電路可以包括處理器、錯(cuò)誤校正編碼(ECC)引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的至少一個(gè)。例如，第二半導(dǎo)體器件可以是圖2圖示的第二半導(dǎo)體器件108。作為另一示例，第一半導(dǎo)體器件可以是圖3-5的第一存儲(chǔ)器裸片304或第二存儲(chǔ)器裸片306，第二半導(dǎo)體器件可以是圖3-5的第一外圍裸片312。作為另一示例，第一半導(dǎo)體器件可以是圖3-5的第三存儲(chǔ)器裸片308或第四存儲(chǔ)器裸片310，第二半導(dǎo)體器件可以是圖3-5的第二外圍裸片314。作為另一示例，第一半導(dǎo)體器件可以是圖6的第一存儲(chǔ)器核心裸片616，第二半導(dǎo)體器件可以是圖6的第一 NAND智能橋接器件612。作為另一示例，第一半導(dǎo)體器件可以是圖6的第二存儲(chǔ)器核心裸片618，第二半導(dǎo)體器件可以是圖6的第二 NAND智能橋接器件614。作為另一示例，第一半導(dǎo)體器件可以是圖7的存儲(chǔ)器核心裸片710，第二半導(dǎo)體器件可以是圖7的智能橋接器件712。
[0096]在1104，數(shù)據(jù)符號(hào)的串行流被解串行以生成要存儲(chǔ)在存儲(chǔ)器核心處的數(shù)據(jù)。可以經(jīng)由第二串行器/解串行器通信接口從耦接于第二半導(dǎo)體器件的存儲(chǔ)器控制器接收該數(shù)據(jù)符號(hào)的串行流。例如，該數(shù)據(jù)符號(hào)的串行流可以是圖2的數(shù)據(jù)符號(hào)的流216。
[0097]在1106，從第二半導(dǎo)體器件向存儲(chǔ)器核心發(fā)送控制信號(hào)。例如，該控制信號(hào)可以是圖1的控制信號(hào)150。該存儲(chǔ)器核心可以響應(yīng)于該控制信號(hào)而開始數(shù)據(jù)存儲(chǔ)操作。
[0098]在1108，可以從第二半導(dǎo)體器件向存儲(chǔ)器核心發(fā)送碼字。碼字可以對(duì)應(yīng)于要存儲(chǔ)在該存儲(chǔ)器核心處的數(shù)據(jù)。例如，碼字可以在外圍電路內(nèi)的ECC引擎處生成。存儲(chǔ)器核心可以響應(yīng)于該控制信號(hào)而存儲(chǔ)碼字。
[0099]圖12是可以在圖1-2的第二半導(dǎo)體器件108、圖3-5的外圍裸片312或314、圖6的NAND智能橋接器件612或614、或圖7的智能橋接器712處進(jìn)行的方法的一個(gè)具體實(shí)施例的流程圖，作為說明性的非限制示例。該方法包括:在1202，在第二半導(dǎo)體器件處接收從第一半導(dǎo)體器件處的存儲(chǔ)器核心讀取的數(shù)據(jù)。在用于存儲(chǔ)器核心的外圍電路處接收該數(shù)據(jù)。該外圍電路是在第二半導(dǎo)體器件處，比如圖1-2的外圍電路112，并且可以包括處理器、錯(cuò)誤校正編碼(ECC)引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的至少一個(gè)。例如，第一半導(dǎo)體器件可以是圖1-2的第一半導(dǎo)體器件104，第二半導(dǎo)體器件可以是圖1-2的第二半導(dǎo)體器件108。作為另一示例，第一半導(dǎo)體器件可以是圖3-5的第一存儲(chǔ)器裸片304或第二存儲(chǔ)器裸片306，第二半導(dǎo)體器件可以是圖3-5的第一外圍裸片312。作為另一示例，第一半導(dǎo)體器件可以是圖3-5的第三存儲(chǔ)器裸片308或第四存儲(chǔ)器裸片310，第二半導(dǎo)體器件可以是圖3-5的第二外圍裸片314。作為另一示例，第一半導(dǎo)體器件可以是圖6的第一存儲(chǔ)器核心裸片616，第二半導(dǎo)體器件可以是圖6的第一 NAND智能橋接器件612。作為另一示例，第一半導(dǎo)體器件可以是圖6的第二存儲(chǔ)器核心裸片618，第二半導(dǎo)體器件可以是圖6的第二 NAND智能橋接器件614。作為另一示例，第一半導(dǎo)體器件可以是圖7的存儲(chǔ)器核心裸片710，第二半導(dǎo)體器件可以是圖7的智能橋接器件712。
[0100]在1204，在第二半導(dǎo)體器件處處理數(shù)據(jù)。例如，所接收的數(shù)據(jù)包括碼字的表示(例如，所接收的碼字可以包括具有一個(gè)或多個(gè)位錯(cuò)誤的碼字)。外圍電路可以包括錯(cuò)誤校正編碼(ECC)引擎，比如圖2的ECC引擎228、圖3的第一 ECC引擎344或圖3的第二 ECC引擎346，作為說明性的非限制示例。在第二半導(dǎo)體器件處處理數(shù)據(jù)可以包括在ECC引擎處開始對(duì)碼字的表示的解碼操作。
[0101]在1206，處理過的數(shù)據(jù)經(jīng)由串行器/解串行器通信接口被發(fā)送到耦接于第二半導(dǎo)體器件的存儲(chǔ)器控制器。例如，處理過的數(shù)據(jù)可以作為數(shù)據(jù)符號(hào)的流216從控制器接口 214發(fā)送到圖2的存儲(chǔ)器接口 240。作為另一示例，存儲(chǔ)器控制器可以是圖1的控制器106，或者可以實(shí)現(xiàn)在圖3-5的控制器裸片302或圖6的控制器裸片610處，作為說明性的非限制示例。
[0102]圖13是可以在圖1-2的第二半導(dǎo)體器件108、圖3-5的外圍裸片312或314、圖6的NAND智能橋接器件612或614、或圖7的智能橋接器712處進(jìn)行的方法的一個(gè)具體實(shí)施例的流程圖，作為說明性的非限制示例。在1302，在外圍裸片處接收請(qǐng)求。該請(qǐng)求是從耦接于外圍裸片的存儲(chǔ)器控制器接收的。例如，存儲(chǔ)器控制器可以是控制器106，外圍裸片可以是圖1-2的第二半導(dǎo)體器件108。作為另一示例，控制器可以實(shí)現(xiàn)在圖3-5的控制器裸片302中，并且外圍裸片可以是圖3-5的第一外圍裸片312或第二外圍裸片314。作為另一示例，存儲(chǔ)器控制器可以實(shí)現(xiàn)在圖6的控制器裸片610處，并且外圍裸片可以是圖6的第一NAND智能橋接器件612或第二 NAND智能橋接器件614。作為另一示例，外圍裸片可以是圖7的智能橋接器件712。
[0103]外圍裸片包括與第一存儲(chǔ)器核心對(duì)應(yīng)的外圍電路以及與第二存儲(chǔ)器核心對(duì)應(yīng)的外圍電路。例如，外圍裸片可以是圖3的第一外圍裸片312，其包括用于第一存儲(chǔ)器核心裸片304處的第一存儲(chǔ)器核心的外圍電路以及用于第二存儲(chǔ)器核心裸片306處的第二存儲(chǔ)器核心的外圍電路。
[0104]該方法包括響應(yīng)于該請(qǐng)求在1304開始在包括第一存儲(chǔ)器核心的第一存儲(chǔ)器裸片處的第一存儲(chǔ)器操作以及在1306開始在包括第二存儲(chǔ)器核心的第二存儲(chǔ)器裸片處的第二存儲(chǔ)器操作。該外圍裸片可以配置為與進(jìn)行第二存儲(chǔ)器操作基本同時(shí)地進(jìn)行第一存儲(chǔ)器操作。第一存儲(chǔ)器核心和第二存儲(chǔ)器核心可以實(shí)現(xiàn)在圖1-2的第一半導(dǎo)體器件104中、圖3-5的存儲(chǔ)器核心裸片304-310的一個(gè)或多個(gè)中、圖6的存儲(chǔ)器核心裸片616、618的一個(gè)或多個(gè)中或圖7的一個(gè)或多個(gè)存儲(chǔ)器核心裸片710中，作為說明性的非限制示例。
[0105]作為一個(gè)示例，如果該請(qǐng)求是存儲(chǔ)數(shù)據(jù)的請(qǐng)求，則第一存儲(chǔ)器操作可以包括將該數(shù)據(jù)的第一部分存儲(chǔ)到第一存儲(chǔ)器核心，第二存儲(chǔ)器操作可以包括將該數(shù)據(jù)的第二部分存儲(chǔ)到第二存儲(chǔ)器核心。作為另一示例，如果該請(qǐng)求是取回所存儲(chǔ)的數(shù)據(jù)的請(qǐng)求，則第一存儲(chǔ)器操作可以包括從第一存儲(chǔ)器核心讀取所存儲(chǔ)的數(shù)據(jù)的第一部分，第二存儲(chǔ)器操作可以包括從第二存儲(chǔ)器核心讀取所存儲(chǔ)的數(shù)據(jù)的第二部分。作為第三示例，如果該請(qǐng)求是擦除所存儲(chǔ)的數(shù)據(jù)的請(qǐng)求，則第一存儲(chǔ)器操作可以包括擦除第一存儲(chǔ)器核心處的數(shù)據(jù)，第二存儲(chǔ)器操作可以包括擦除第二存儲(chǔ)器核心處的數(shù)據(jù)。
[0106]作為另一示例，第一存儲(chǔ)器操作和第二存儲(chǔ)器操作可以是不同類型的存儲(chǔ)器操作。為了說明，第一存儲(chǔ)器操作可以包括第一數(shù)據(jù)的寫操作，第二存儲(chǔ)器操作可以包括第二數(shù)據(jù)的讀操作?？梢耘c進(jìn)行讀操作基本同時(shí)地進(jìn)行寫操作。
[0107]外圍裸片可以包括第一錯(cuò)誤校正編碼(ECC)引擎和第二 ECC引擎，比如圖3的第一 ECC引擎344和第二 ECC引擎346。可以與在第二 ECC引擎處進(jìn)行第二 ECC操作基本同時(shí)地在第一 ECC引擎處進(jìn)行第一 ECC操作。例如，第一 ECC操作可以包括在第一 ECC引擎處編碼第一數(shù)據(jù)，第二 ECC操作可以包括在第二 ECC引擎處編碼第二數(shù)據(jù)。第一數(shù)據(jù)可以是從存儲(chǔ)器控制器所接收的數(shù)據(jù)的第一部分，第二數(shù)據(jù)可以是從存儲(chǔ)器控制器所接收的數(shù)據(jù)的第二部分。第一存儲(chǔ)器操作可以包括將由第一 ECC操作生成的第一碼字存儲(chǔ)到第一存儲(chǔ)器核心。第二存儲(chǔ)器操作可以包括將由第二 ECC操作生成的第二編碼字存儲(chǔ)到第二存儲(chǔ)器核心。
[0108]作為另一示例，第一 ECC操作可以包括在第一 ECC引擎處解碼第一數(shù)據(jù)，第二 ECC操作可以包括在第二 ECC引擎處解碼第二數(shù)據(jù)。第一數(shù)據(jù)可以對(duì)應(yīng)于存儲(chǔ)器控制器所請(qǐng)求的數(shù)據(jù)的第一部分，第二數(shù)據(jù)可以對(duì)應(yīng)于存儲(chǔ)器控制器所請(qǐng)求的數(shù)據(jù)的第二部分。第一存儲(chǔ)器操作可以包括從第一存儲(chǔ)器核心取回第一碼字的第一表示以通過第一 ECC操作來解碼。第二存儲(chǔ)器操作可以包括從第二存儲(chǔ)器核心取回第二碼字的第二表示以通過第二 ECC操作來解碼。
[0109]盡管在這里將所示的各個(gè)組件圖示為模塊組件并且以通用術(shù)語描述，但是這樣的組件可以包括一個(gè)或多個(gè)微處理器、狀態(tài)機(jī)或配置為使得智能橋接器件108能夠進(jìn)行屬于這樣的組件的具體功能的其他電路。例如，外圍電路112可以表示使得智能橋接器件108能夠?qū)嵤┰趫D1的存儲(chǔ)器核心120處的存儲(chǔ)器操作的物理組件，比如硬件控制器、狀態(tài)機(jī)、邏輯電路或其他結(jié)構(gòu)。
[0110]智能橋接器件108可以包括專用硬件(即，電路)以實(shí)現(xiàn)與一個(gè)或多個(gè)存儲(chǔ)器控制器的通信并且開始在一個(gè)或多個(gè)存儲(chǔ)器核心處的操作。替代地，或另外，智能橋接器件108可以使用微處理器或微控制器來實(shí)現(xiàn)與一個(gè)或多個(gè)存儲(chǔ)器控制器的通信并且開始在一個(gè)或多個(gè)存儲(chǔ)器核心處的操作。在一個(gè)具體實(shí)施例中，智能橋接器件108包括由圖2的處理器212執(zhí)行的指令，并且指令存儲(chǔ)在存儲(chǔ)器核心120處。替代地，或另外，可以包括在智能橋接器件108中的由處理器執(zhí)行的指令可以存儲(chǔ)在不是存儲(chǔ)器核心120的一部分的分離的存儲(chǔ)器位置處，比如在只讀存儲(chǔ)器(ROM)處。
[0111]在一個(gè)具體實(shí)施例中，智能橋接器件108可以在配置為選擇性地耦接于一個(gè)或多個(gè)外部設(shè)備的便攜式設(shè)備中實(shí)現(xiàn)。然而，在其他實(shí)施例中，智能橋接器件108可以附接或嵌入在一個(gè)或多個(gè)主機(jī)設(shè)備內(nèi)，比如在主機(jī)便攜式通信設(shè)備的外殼內(nèi)。例如，智能橋接器件108可以在諸如無線電話、個(gè)人數(shù)字助理(PDA)、游戲設(shè)備或控制臺(tái)、便攜式導(dǎo)航設(shè)備或使用內(nèi)部非易失性存儲(chǔ)器的其他設(shè)備的封裝的裝置內(nèi)。在一個(gè)具體實(shí)施例中，智能橋接器件108可以耦接到非易失性存儲(chǔ)器，比如三維(3D)存儲(chǔ)器、閃存(例如，NAND、N0R、多級(jí)單元(MLC)、劃分位線NOR (DIN0R)、AND、高電容耦合率(HiCR)、非對(duì)稱無接觸晶體管(ACT)或其他閃存)、可擦除可編程只讀存儲(chǔ)器(EPR0M)、電可擦除可編程只讀存儲(chǔ)器(EEPR0M)、只讀存儲(chǔ)器(ROM)、一次可編程存儲(chǔ)器(OTP)或任何其他類型的存儲(chǔ)器。[0112]這里描述的實(shí)施例的說明意圖提供對(duì)各種實(shí)施例的一般理解?？梢岳貌⑶覐谋竟_得到其他實(shí)施例，以使得不背離本公開的范圍可以做出結(jié)構(gòu)上和邏輯上的替代及改變。本公開意圖覆蓋各種實(shí)施例的任意和所有隨后的適應(yīng)或變形。因此，本公開及附圖被認(rèn)為是說明性的而非限制性的。
[0113]以上公開的主題將被認(rèn)為是說明性的而非限制性的，并且所附權(quán)利要求意圖覆蓋全部這樣的修改、增強(qiáng)以及落入本公開的范圍內(nèi)的其他實(shí)施例。因此，在法律允許的最大范圍內(nèi)，本發(fā)明的范圍將由以下權(quán)利要求的最寬可容許解釋以及其等同物確定，并且不應(yīng)受以上詳細(xì)描述的約束或限制。
【權(quán)利要求】
1.一種裝置，包括: 第一半導(dǎo)體器件，包括NAND閃存核心；以及 第二半導(dǎo)體器件，包括與所述NAND閃存核心關(guān)聯(lián)的外圍電路。
2.如權(quán)利要求1的裝置，其中所述第二半導(dǎo)體器件包括NAND智能橋接器。
3.如權(quán)利要求1的裝置，其中所述NAND智能橋接器包括NAND管理器件。
4.如權(quán)利要求1的裝置，其中所述外圍電路包括錯(cuò)誤校正編碼(ECC)引擎。
5.如權(quán)利要求1的裝置，其中所述外圍電路包括多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)。
6.如權(quán)利要求5的裝置，其中所述外圍電路配置為在多端口SRAM處同時(shí)地處理多個(gè)字線的數(shù)據(jù)。
7.如權(quán)利要求6的裝置，其中所述外圍電路配置為處理來自所述NAND閃存核心的多個(gè)字線的數(shù)據(jù)以檢測(cè)干擾條件、編程打擾條件以及讀取打擾條件的至少一個(gè)。
8.如權(quán)利要求6的裝置，其中多個(gè)字線的數(shù)據(jù)對(duì)應(yīng)于用不同組的讀取電壓讀取的單個(gè)字線，并且其中所述外圍電路配置為進(jìn)行多個(gè)字線的數(shù)據(jù)的錯(cuò)誤校正處理。
9.如權(quán)利要求6的裝置，其中所述外圍電路配置為處理多個(gè)字線的數(shù)據(jù)以檢測(cè)具體數(shù)據(jù)樣式。
10.如權(quán)利要求4的裝置，其中所述外圍電路配置為處理多個(gè)字線的數(shù)據(jù)以加擾要被存儲(chǔ)到所述NAND閃存核心的數(shù)據(jù)。
11.如權(quán)利要求5的裝置，其中所述外圍電路配置為將多端口SRAM操作為緩存存儲(chǔ)器。
12.如權(quán)利要求11的裝置，其中所述外圍電路包括控制邏輯。
13.如權(quán)利要求12的裝置，其中所述控制邏輯包括有限狀態(tài)機(jī)和微編程的引擎的至少一個(gè)。
14.如權(quán)利要求1的裝置，其中所述外圍電路包括配置為測(cè)試所述NAND閃存核心的操作的測(cè)試引擎。
15.如權(quán)利要求1的裝置，其中所述外圍電路包括行解碼器，該行解碼器配置為解碼地址的至少一部分并且選擇NAND閃存核心的一行。
16.如權(quán)利要求1的裝置，其中所述外圍電路包括電荷泵，該電荷泵配置為生成要施加于所述NAND閃存核心的字線、位線和源極線中的至少一個(gè)的電壓。
17.如權(quán)利要求1的裝置，其中所述第一半導(dǎo)體器件是第一裸片，所述第二半導(dǎo)體器件是第二裸片。
18.如權(quán)利要求17的裝置，其中所述第一裸片和所述第二裸片被封裝在一起。
19.如權(quán)利要求17的裝置，還包括:包含第二NAND閃存核心的第三裸片，并且其中所述外圍電路配置為生成控制信號(hào)以控制所述NAND閃存核心的操作以及控制所述第二 NAND閃存核心的操作。
20.如權(quán)利要求19的裝置，其中所述外圍電路包括: 第一錯(cuò)誤校正編碼(ECC)引擎，配置為編碼要存儲(chǔ)在第一 NAND閃存核心中的第一數(shù)據(jù)；以及 第二 ECC引擎，配置為編碼要存儲(chǔ)在第二 NAND閃存核心中的第二數(shù)據(jù)。
21.如權(quán)利要求20的裝置，其中所述第一ECC引擎配置為與所述第二 ECC引擎編碼所述第二數(shù)據(jù)基本同時(shí)地編碼所述第一數(shù)據(jù)。
22.如權(quán)利要求19的裝置，其中所述控制信號(hào)是操作以致使所述NAND閃存核心和所述第二 NAND閃存核心進(jìn)行同時(shí)的編程操作、同時(shí)的讀取操作、同時(shí)的編程和讀取操作或同時(shí)的擦除操作。
23.如權(quán)利要求1的裝置，還包括存儲(chǔ)器控制器，該存儲(chǔ)器控制器包括處理器、主機(jī)接口和到所述第二半導(dǎo)體器件的接口。
24.如權(quán)利要求23的裝置，其中所述外圍電路配置為進(jìn)行第一錯(cuò)誤校正編碼(ECC)操作，并且其中所述存儲(chǔ)器控制器配置為進(jìn)行第二 ECC操作，其中所述第一 ECC操作使用與所述第二 ECC操作不同的錯(cuò)誤校正碼。
25.—種NAND智能橋接器操作的方法，所述方法包括: 在第二半導(dǎo)體器件處接收用于存儲(chǔ)在第一半導(dǎo)體器件處的NAND閃存核心處的數(shù)據(jù)，其中所述第二半導(dǎo)體器件包括用于NAND閃存核心的外圍電路；以及 將控制信號(hào)從所述第二半導(dǎo)體器件發(fā)送到所述第一半導(dǎo)體器件處的NAND閃存核心。
26.如權(quán)利要求25的方法，其中從耦接于所述第二半導(dǎo)體器件的存儲(chǔ)器控制器接收所述數(shù)據(jù)。
27.如權(quán)利要求25的方法，其中所述外圍電路包括處理器、錯(cuò)誤校正編碼(ECC)引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的至少一個(gè)。
28.如權(quán)利要求25的方法，還包括從所述第二半導(dǎo)體器件向所述NAND閃存核心發(fā)送碼字，所述碼字對(duì)應(yīng)于所接收的數(shù)據(jù)，其中所述NAND閃存核心響應(yīng)于所述控制信號(hào)而存儲(chǔ)所述碼字。
29.—種NAND智能橋接器操作的方法，所述方法包括: 從第二半導(dǎo)體器件向第一半導(dǎo)體器件處的NAND閃存核心發(fā)送控制信號(hào)；以及 在所述第二半導(dǎo)體器件處接收來自所述NAND閃存核心的碼字的表示，其中，在用于所述NAND閃存核心的外圍電路處接收所述碼字的表示，其中所述外圍電路在所述第二半導(dǎo)體器件內(nèi)。
30.如權(quán)利要求29的方法，所述外圍電路包括錯(cuò)誤校正編碼(ECC)引擎，并且該方法還包括在所述ECC引擎處開始對(duì)所述碼字的表示的解碼操作。
31.如權(quán)利要求30的方法，還包括向耦接于所述第二半導(dǎo)體器件的存儲(chǔ)器控制器發(fā)送在所述ECC引擎處生成的數(shù)據(jù)。
32.如權(quán)利要求29的方法，其中所述外圍電路包括處理器、錯(cuò)誤校正編碼(ECC)引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的至少一個(gè)。
33.一種裝置，包括: 第一半導(dǎo)體器件，包括存儲(chǔ)器核心；以及 第二半導(dǎo)體器件，包括與所述存儲(chǔ)器核心關(guān)聯(lián)的外圍電路，所述第二半導(dǎo)體器件包括與存儲(chǔ)器控制器的第一串行器/解串行器通信接口耦接的第二串行器/解串行器通信接□。
34.如權(quán)利要求33的裝置，其中所述第一半導(dǎo)體器件耦接于所述第二半導(dǎo)體器件。
35.如權(quán)利要求34的裝置，其中所述第一半導(dǎo)體器件被線焊接到所述第二半導(dǎo)體器件。
36.如權(quán)利要求33的裝置，其中所述第一半導(dǎo)體器件和所述第二半導(dǎo)體器件在一個(gè)共同的封裝中。
37.如權(quán)利要求33的裝置，其中所述外圍電路包括處理器、錯(cuò)誤校正編碼(ECC)引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的至少一個(gè)。
38.如權(quán)利要求33的裝置，其中所述存儲(chǔ)器核心是閃存核心，并且其中所述存儲(chǔ)器控制器是閃存控制器。
39.如權(quán)利要求38的裝置，其中所述閃存控制器包括處理器、主機(jī)接口和第一串行器/解串行器通信接口。
40.如權(quán)利要求33的裝置，其中所述第二半導(dǎo)體器件包括錯(cuò)誤校正編碼(ECC)引擎以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)。
41.如權(quán)利要求40的裝置，其中所述第二半導(dǎo)體器件配置為進(jìn)行第一ECC操作，并且其中所述存儲(chǔ)器控制器配置為進(jìn)行第二 ECC操作，所述第一 ECC操作配置為具有比所述第二ECC操作更高的錯(cuò)誤校正能力。
42.如權(quán)利要求33的裝置，其中所述第一半導(dǎo)體器件包括依據(jù)NAND閃存制造技術(shù)形成的結(jié)構(gòu)，并且其中所述第二半導(dǎo) 體器件包括依據(jù)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)制造技術(shù)形成的結(jié)構(gòu)。
43.如權(quán)利要求33的裝置，還包括:包含第二存儲(chǔ)器核心的第三半導(dǎo)體器件，其中所述外圍電路配置為生成控制信號(hào)以控制所述存儲(chǔ)器核心的操作并且控制所述第二存儲(chǔ)器核心的操作。
44.如權(quán)利要求43的裝置，其中所述第一存儲(chǔ)器器件堆疊在所述第三存儲(chǔ)器器件上。
45.如權(quán)利要求43的裝置，其中所述第二半導(dǎo)體器件經(jīng)由所述第二串行器/解串行器通信接口耦接于所述存儲(chǔ)器控制器并且還耦接于所述存儲(chǔ)器核心。
46.如權(quán)利要求33的裝置，其中所述第二半導(dǎo)體器件是NAND管理器件。
47.如權(quán)利要求33的裝置，其中所述第二串行器/解串行器通信接口配置為將數(shù)據(jù)發(fā)送到所述第一串行器/解串行器通信接口作為數(shù)據(jù)符號(hào)的串行流。
48.如權(quán)利要求47的裝置，其中數(shù)據(jù)信號(hào)的流中的每個(gè)數(shù)據(jù)符號(hào)包括施加到在所述第一串行器/解串行器通信接口和所述第二串行器/解串行器通信接口之間耦接的一對(duì)通信線的差分信號(hào)。
49.如權(quán)利要求33的裝置，其中所述第二半導(dǎo)體器件小于所述第一半導(dǎo)體器件。
50.如權(quán)利要求33的裝置，其中所述第二半導(dǎo)體器件包括根據(jù)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)多級(jí)金屬互連制造技術(shù)形成的結(jié)構(gòu)。
51.—種方法,包括: 在第二半導(dǎo)體器件的串行器/解串行器通信接口處接收數(shù)據(jù)符號(hào)的串行流，其中所述第二半導(dǎo)體器件包括用于第一半導(dǎo)體器件處的存儲(chǔ)器核心的外圍電路； 對(duì)數(shù)據(jù)符號(hào)的串行流解串行以生成要存儲(chǔ)在所述存儲(chǔ)器核心處的數(shù)據(jù)；以及 從所述第二半導(dǎo)體器件向所述存儲(chǔ)器核心發(fā)送控制信號(hào)。
52.如權(quán)利要求51的方法，其中從經(jīng)由第二串行器/解串行器通信接口耦接于所述第二半導(dǎo)體器件的存儲(chǔ)器控制器接收所述數(shù)據(jù)符號(hào)的串行流。
53.如權(quán)利要求51的方法，其中所述外圍電路包括處理器、錯(cuò)誤校正編碼(ECC)引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的至少一個(gè)。
54.如權(quán)利要求51的方法，還包括從所述第二半導(dǎo)體器件向所述存儲(chǔ)器核心發(fā)送碼字，所述碼字與要存儲(chǔ)在所述存儲(chǔ)器核心處的數(shù)據(jù)對(duì)應(yīng)，其中所述存儲(chǔ)器核心響應(yīng)于所述控制信號(hào)而存儲(chǔ)所述碼字。
55.一種方法，包括: 在第二半導(dǎo)體器件處接收從第一半導(dǎo)體器件處的存儲(chǔ)器核心讀取的數(shù)據(jù)，其中在用于存儲(chǔ)器核心的外圍電路處接收所述數(shù)據(jù)，并且其中所述外圍電路在所述第二半導(dǎo)體器件處；以及 在所述第二半導(dǎo)體器件處處理所述數(shù)據(jù)；以及 向經(jīng)由串行器/解串行器通信接口耦接于所述第二半導(dǎo)體器件的存儲(chǔ)器控制器發(fā)送處理過的數(shù)據(jù)。
56.如權(quán)利要求55的方法，其中所述外圍電路包括錯(cuò)誤校正編碼(ECC)引擎，其中所接收的數(shù)據(jù)包括碼字的表示，并且其中處理所述數(shù)據(jù)包括在所述ECC引擎處開始對(duì)所述碼字的表示的解碼操作。
57.如權(quán)利要求55的方法，其中所述外圍電路包括處理器、錯(cuò)誤校正編碼(ECC)引擎、行解碼器、電荷泵以及多端口靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)中的至少一個(gè)。
58.一種裝置，包括: 第一存儲(chǔ)器裸片，包括第一存儲(chǔ)器核心； 第二存儲(chǔ)器裸片，包括第二存儲(chǔ)器核心；以及 耦接于所述第一存儲(chǔ)器裸片和所述第二存儲(chǔ)器裸片的外圍裸片，其中所述外圍裸片包括與所述第一存儲(chǔ)器核心對(duì)應(yīng)的外圍電路以及與所述第二存儲(chǔ)器核心對(duì)應(yīng)的外圍電路，并且其中所述外圍裸片響應(yīng)于存儲(chǔ)器控制器并且配置為開始在所述第一存儲(chǔ)器核心處的第一存儲(chǔ)器操作和在所述第二存儲(chǔ)器核心處的第二存儲(chǔ)器操作。
59.如權(quán)利要求58的裝置，其中所述外圍裸片配置為與進(jìn)行所述第二存儲(chǔ)器操作基本同時(shí)地進(jìn)行所述第一存儲(chǔ)器操作。
60.如權(quán)利要求58的裝置，其中所述外圍裸片配置為從所述存儲(chǔ)器控制器接收數(shù)據(jù)，其中所述第一存儲(chǔ)器操作包括將所述數(shù)據(jù)的第一部分存儲(chǔ)到所述第一存儲(chǔ)器核心，并且其中所述第二存儲(chǔ)器操作包括將所述數(shù)據(jù)的第二部分存儲(chǔ)到所述第二存儲(chǔ)器核心。
61.如權(quán)利要求58的裝置，其中所述外圍裸片配置為從存儲(chǔ)器控制器接收取回所存儲(chǔ)的數(shù)據(jù)的請(qǐng)求，其中所述第一存儲(chǔ)器操作包括從第一存儲(chǔ)器核心讀取所存儲(chǔ)的數(shù)據(jù)的第一部分，并且其中所述第二存儲(chǔ)器操作包括從第二存儲(chǔ)器核心讀取所存儲(chǔ)的數(shù)據(jù)的第二部分。
62.如權(quán)利要求58的裝置，其中所述外圍裸片配置為從所述存儲(chǔ)器控制器接收擦除所存儲(chǔ)的數(shù)據(jù)的請(qǐng)求，其中所述第一存儲(chǔ)器操作包括從所述第一存儲(chǔ)器核心擦除所存儲(chǔ)的數(shù)據(jù)的第一部分，并且其中所述第二存儲(chǔ)器操作包括從所述第二存儲(chǔ)器核心擦除所存儲(chǔ)的數(shù)據(jù)的第二部分。
63.如權(quán)利要求58的裝置，其中所述第一存儲(chǔ)器操作包括第一數(shù)據(jù)的寫操作，所述第二存儲(chǔ)器操作包括第二數(shù)據(jù)的讀操作，并且其中所述外圍裸片配置為與進(jìn)行所述讀操作基本同時(shí)地進(jìn)行所述寫操作。
64.如權(quán)利要求58的裝置，其中所述外圍裸片包括:第一錯(cuò)誤校正編碼(ECC)引擎； 第二 ECC引擎；以及 控制電路，配置為與在第二 ECC引擎處進(jìn)行第二 ECC操作基本同時(shí)地在第一 ECC引擎處進(jìn)行第一 ECC操作。
65.如權(quán)利要求64的裝置，其中所述第一ECC操作包括在第一 ECC引擎處編碼第一數(shù)據(jù)，所述第二 ECC操作包括在第二 ECC引擎處編碼第二數(shù)據(jù)。
66.如權(quán)利要求65的裝置，其中所述第一數(shù)據(jù)是從所述存儲(chǔ)器控制器接收的數(shù)據(jù)的第一部分，所述第二數(shù)據(jù)是從所述存儲(chǔ)器控制器接收的數(shù)據(jù)的第二部分。
67.如權(quán)利要求65的裝置，其中所述外圍裸片配置為將通過所述第一ECC操作生成的第一碼字存儲(chǔ)到所述第一存儲(chǔ)器核心，并且將通過所述第二 ECC操作生成的第二碼字存儲(chǔ)到所述第二存儲(chǔ)器核心。
68.如權(quán)利要求64的裝置，其中所述第一ECC操作包括在所述第一 ECC引擎處解碼所述第一數(shù)據(jù)，所述第二 ECC操作包括在所述第二 ECC引擎處解碼所述第二數(shù)據(jù)。
69.如權(quán)利要求68的裝置，其中第一數(shù)據(jù)與所述存儲(chǔ)器控制器所請(qǐng)求的數(shù)據(jù)的第一部分對(duì)應(yīng)，所述第二數(shù)據(jù)與所述存儲(chǔ)器控制器所請(qǐng)求的數(shù)據(jù)的第二部分對(duì)應(yīng)。
70.如權(quán)利要求68的裝置，其中所述外圍裸片配置為從所述第一存儲(chǔ)器核心取回第一碼字的第一表示以通過所述第一 ECC操作解碼，以及從所述第二存儲(chǔ)器核心取回第二碼字的第二表示以通過所述第二 ECC操作解碼。
71.一種方法，包括: 在外圍裸片處接收請(qǐng)求，所述請(qǐng)求是從耦接于所述外圍裸片的存儲(chǔ)器控制器接收的；以及 響應(yīng)于所述請(qǐng)求: 在包括第一存儲(chǔ)器核心的第一存儲(chǔ)器裸片處開始第一存儲(chǔ)器操作；以及 在包括第二存儲(chǔ)器核心的第二存儲(chǔ)器裸片處開始第二存儲(chǔ)器操作， 其中所述外圍裸片包括與所述第一存儲(chǔ)器核心對(duì)應(yīng)的外圍電路以及與所述第二存儲(chǔ)器核心對(duì)應(yīng)的外圍電路。
72.如權(quán)利要求71的方法，其中所述外圍裸片配置為與進(jìn)行所述第二存儲(chǔ)器操作基本同時(shí)地進(jìn)行所述第一存儲(chǔ)器操作。
73.如權(quán)利要求71的方法，其中所述請(qǐng)求是存儲(chǔ)數(shù)據(jù)的請(qǐng)求，其中所述第一存儲(chǔ)器操作包括將所述數(shù)據(jù)的第一部分存儲(chǔ)到所述第一存儲(chǔ)器核心，并且其中所述第二存儲(chǔ)器操作包括將所述數(shù)據(jù)的第二部分存儲(chǔ)到所述第二存儲(chǔ)器核心。
74.如權(quán)利要求71的方法，其中所述請(qǐng)求是取回所存儲(chǔ)的數(shù)據(jù)的請(qǐng)求，其中所述第一存儲(chǔ)器操作包括從所述第一存儲(chǔ)器核心讀取所存儲(chǔ)的數(shù)據(jù)的第一部分，并且其中所述第二存儲(chǔ)器操作包括從所述第二存儲(chǔ)器核心讀取所存儲(chǔ)的數(shù)據(jù)的第二部分。
75.如權(quán)利要求71的方法，其中所述請(qǐng)求是擦除所存儲(chǔ)的數(shù)據(jù)的請(qǐng)求，其中所述第一存儲(chǔ)器操作包括擦除所述第一存儲(chǔ)器核心處的所存儲(chǔ)的數(shù)據(jù)的第一部分，并且其中所述第二存儲(chǔ)器操作包括擦除所述第二存儲(chǔ)器核心處的所存儲(chǔ)的數(shù)據(jù)的第二部分。
76.如權(quán)利要求71的方法，其中所述第一存儲(chǔ)器操作包括第一數(shù)據(jù)的寫操作，其中所述第二存儲(chǔ)器操作包括第二數(shù)據(jù)的讀操作，并且其中與進(jìn)行所述讀操作基本同時(shí)地進(jìn)行所述寫操作。
77.如權(quán)利要求71的方法，其中所述外圍裸片包括第一錯(cuò)誤校正編碼(ECC)引擎和第二 ECC引擎，并且該方法還包括與在所述第二 ECC引擎處進(jìn)行第二 ECC操作基本同時(shí)地在所述第一 ECC引擎處進(jìn)行第一 ECC操作。
78.如權(quán)利要求77的方法，其中所述第一ECC操作包括在第一 ECC引擎處編碼第一數(shù)據(jù)，并且其中所述第二 ECC操作包括在第二 ECC引擎處編碼第二數(shù)據(jù)。
79.如權(quán)利要求78的方法，其中所述第一數(shù)據(jù)是從所述存儲(chǔ)器控制器接收的數(shù)據(jù)的第一部分，并且其中所述第二數(shù)據(jù)是從所述存儲(chǔ)器控制器接收的數(shù)據(jù)的第二部分。
80.如權(quán)利要求78的方法，其中所述第一存儲(chǔ)器操作包括將通過所述第一ECC操作生成的第一碼字存儲(chǔ)到所述第一存儲(chǔ)器核心，并且其中所述第二存儲(chǔ)器操作包括將通過所述第二 ECC操作生成的第二碼字存儲(chǔ)到所述第二存儲(chǔ)器核心。
81.如權(quán)利要求77的方法，其中所述第一ECC操作包括在所述第一 ECC引擎處解碼第一數(shù)據(jù)，并且其中所述第二 ECC操作包括在所述第二 ECC引擎處解碼第二數(shù)據(jù)。
82.如權(quán)利要求 81的方法，其中所述第一數(shù)據(jù)與所述存儲(chǔ)器控制器所請(qǐng)求的數(shù)據(jù)的第一部分對(duì)應(yīng)，并且其中所述第二數(shù)據(jù)與所述存儲(chǔ)器控制器所請(qǐng)求的數(shù)據(jù)的第二部分對(duì)應(yīng)。
83.如權(quán)利要求81的方法，其中所述第一存儲(chǔ)器操作包括從所述第一存儲(chǔ)器核心取回第一碼字的第一表示以通過所述第一 ECC操作解碼，并且其中所述第二存儲(chǔ)器操作包括從所述第二存儲(chǔ)器核心取回第二碼字的第二表示以通過所述第二 ECC操作解碼。
【文檔編號(hào)】G06F13/16GK103635883SQ201280029471
【公開日】2014年3月12日 申請(qǐng)日期:2012年6月21日 優(yōu)先權(quán)日:2011年6月30日
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