用于高性能異步電路的節(jié)能流水線電路模板的制作方法
【專利摘要】異步電路和異步技術(shù)被描述為用于無(wú)需同步到共用時(shí)鐘的異步處理。作為示例，提供了兩種基于單軌握手協(xié)議的用于高吞吐量異步電路的具體節(jié)能流水線模板。每條流水線包括多個(gè)邏輯級(jí)。通過(guò)消除用于所有輸入令牌和用于所有中間邏輯節(jié)點(diǎn)的有效的和中立的檢測(cè)邏輯門而最小化握手開銷。這兩種模板都能夠在顯著壓縮每個(gè)流水線塊內(nèi)的邏輯的重要量的同時(shí)維持快速循環(huán)時(shí)間。
【專利說(shuō)明】用于高性能異步電路的節(jié)能流水線電路模板
[0001]優(yōu)先權(quán)及相關(guān)申請(qǐng)
[0002]根據(jù)35U.S.C.§ 119的規(guī)定，本專利申請(qǐng)要求于2011年8月3日提交的，題為“用于高性能異步電路的節(jié)能流水線模板”的美國(guó)臨時(shí)申請(qǐng)N0.61/514,589的優(yōu)先權(quán)，以及于2011年8月5日提交的，題為“用于高性能異步電路的節(jié)能流水線模板”的美國(guó)臨時(shí)申請(qǐng)N0.61/515, 387的優(yōu)先權(quán)。以上兩件申請(qǐng)的全部公開內(nèi)容都通過(guò)引用方式作為本專利文獻(xiàn)的一部分并入本文。
[0003]聯(lián)邦贊助研究或開發(fā)
[0004]本發(fā)明得到了由國(guó)家科學(xué)基金(NSF)授予的CNS-0834582和CCF-042827的撥款的政府資助。政府對(duì)本發(fā)明享有一定的權(quán)利。
【背景技術(shù)】
[0005]用于信號(hào)處理的集成電路可被配置為同步電路和異步電路。同步電路基于控制時(shí)鐘信號(hào)進(jìn)行操作以使得同步電路內(nèi)的不同處理組件的操作同步。同步電路內(nèi)的不同處理組件通常操作于不同的速度。這些不同處理組件的同步傾向于要求控制時(shí)鐘信號(hào)的時(shí)鐘速度適應(yīng)這些處理組件的最低處理速度。許多數(shù)字處理器都是這樣的同步處理設(shè)備，其包括用于個(gè)人計(jì)算機(jī)、移動(dòng)電話、移動(dòng)計(jì)算設(shè)備和其他執(zhí)行數(shù)字信號(hào)處理的設(shè)備中的各種微處理器?？梢酝ㄟ^(guò)加快時(shí)鐘速度來(lái)增加同步處理器的速度，其中該時(shí)鐘速度強(qiáng)制加快指令的執(zhí)行。
[0006]大多數(shù)同步數(shù)字處理器都是基于CMOS技術(shù)構(gòu)建的。將CMOS技術(shù)縮小到超深亞微米范圍內(nèi)對(duì)于數(shù)字電路設(shè)計(jì)者來(lái)說(shuō)是嚴(yán)峻的挑戰(zhàn)。隨著晶體管閾值電壓被固定[Horowitz2007],VDD隨著晶體管尺寸的減小緩慢降低。因此，電路性能的提升伴隨著能量消耗的增加。節(jié)能問(wèn)題已經(jīng)成為當(dāng)代芯片設(shè)計(jì)的主要設(shè)計(jì)約束。此外，深亞微米范圍內(nèi)的工藝變化使得設(shè)備不太穩(wěn)健，并且這個(gè)問(wèn)題使得同步設(shè)計(jì)者越來(lái)越難以克服與時(shí)鐘電壓轉(zhuǎn)換率(clock skew rate)和時(shí)鐘分配相關(guān)的一些問(wèn)題[Dally和Poultonl998]。
[0007]在另一方面，通過(guò)將不同的處理組件操作于其結(jié)構(gòu)和操作環(huán)境或條件所允許的最快速度下，異步電路不需要將不同處理組件同步到公共時(shí)鐘信號(hào)。異步電路內(nèi)的流水線中的兩個(gè)處理組件通過(guò)握手信令進(jìn)行相互間的通信。這種異步處理器可以通過(guò)基于異步處理特有特性的流水線技術(shù)來(lái)被優(yōu)化以進(jìn)行快速處理，并可被配置為具有更低的設(shè)計(jì)復(fù)雜度、更高的能量效率、更好的平均情況下的性能?？的螤柎髮W(xué)的Raiit Manohar于2000年出版的題為“異步計(jì)算機(jī)架構(gòu)的案例”的文章中已經(jīng)描述了異步電路的一些特點(diǎn)和優(yōu)勢(shì)(http://vls1.Cornell, edu/ ~rajit/PS/async ~case, pdf)。

【發(fā)明內(nèi)容】

[0008]本發(fā)明描述了異步電路和異步技術(shù)。
[0009]在一個(gè)方面，提供了一種用于無(wú)需同步到公共時(shí)鐘的異步處理的方法，其包括串聯(lián)連接多個(gè)異步電路來(lái)形成異步處理流水線，以允許一個(gè)異步電路與下一個(gè)相鄰的異步電路進(jìn)行通信，從而在每個(gè)異步電路執(zhí)行信號(hào)處理的同時(shí)，無(wú)需公共時(shí)鐘也可進(jìn)行通信。該方法進(jìn)一步包括通過(guò)引導(dǎo)來(lái)自兩個(gè)相鄰連接的異步電路中的相對(duì)于另一異步電路更上游的一個(gè)異步電路的信號(hào)，來(lái)操作異步處理流水線中的兩個(gè)相鄰連接的異步電路進(jìn)行通信，并且不需要從下游異步電路到上游異步電路的確認(rèn)反饋；通過(guò)使用多個(gè)導(dǎo)線來(lái)傳送輸入或輸出信號(hào)，以及通過(guò)每次僅使多個(gè)導(dǎo)線中的單個(gè)線有效來(lái)操作每個(gè)異步電路以編碼輸入或輸出信號(hào)；和操作每個(gè)異步電路以使用單個(gè)導(dǎo)線來(lái)發(fā)送確認(rèn)信號(hào)到下游異步電路，該單個(gè)導(dǎo)線是用于傳送從所述上游異步電路到所述下游異步電路的輸出信號(hào)的導(dǎo)線之外的導(dǎo)線。
[0010]在另一個(gè)方面，提供了一種用于無(wú)需同步到公共時(shí)鐘的異步處理的設(shè)備，其包括串聯(lián)形成異步處理流水線的兩個(gè)或更多個(gè)異步電路。每個(gè)異步電路包括接收并傳送輸入信號(hào)的輸入導(dǎo)線，接收來(lái)自產(chǎn)生接收到的輸入信號(hào)的上游異步電路的輸入確認(rèn)信號(hào)的輸入確認(rèn)導(dǎo)線，處理輸入信號(hào)以生成輸出信號(hào)的異步處理模塊，接收輸入確認(rèn)信號(hào)和輸出信號(hào)、并且可被操作以產(chǎn)生輸出確認(rèn)信號(hào)的完成檢測(cè)處理模塊，該輸出確認(rèn)信號(hào)指示完成對(duì)接收到的輸入信號(hào)的處理以及生成輸出信號(hào)；接收來(lái)自完成檢測(cè)處理模塊的輸出確認(rèn)信號(hào)并輸出輸出確認(rèn)信號(hào)的輸出確認(rèn)導(dǎo)線；和接收并傳送由異步處理模塊生成的輸出信號(hào)的輸出導(dǎo)線。
[0011]已描述了以上和其他方面的多種實(shí)現(xiàn)方式。例如，提供了用于高吞吐量異步電路的節(jié)能流水線模板的兩個(gè)例子。這些教導(dǎo)的兩個(gè)模板(被稱為N-P和N-反相器流水線)使用單軌握手協(xié)議(single track handshake protocol)。在每個(gè)流水線內(nèi)都具有多個(gè)邏輯級(jí)。這些教導(dǎo)的技術(shù)限制了與輸入令牌和流水線模板內(nèi)的中間邏輯節(jié)點(diǎn)相關(guān)聯(lián)的握手管理開銷(overheads)。每個(gè)模板將大量的邏輯打包在單個(gè)級(jí)內(nèi)，同時(shí)保持僅有18次轉(zhuǎn)換的快速循環(huán)時(shí)間。我們流水線電路的噪聲和時(shí)間穩(wěn)健性約束被針對(duì)所有工藝范圍(processcorner)進(jìn)行了量化。提供了一種基于寬NOR門的完成檢測(cè)方案，該方案特別是隨著輸出數(shù)量的增加可導(dǎo)致可觀的延遲和節(jié)能。為了完全量化所有的設(shè)計(jì)權(quán)衡，提供了一種8X8位布斯編碼(Booth encoded)的陣列乘法器的三個(gè)單獨(dú)流水線實(shí)現(xiàn)方式。相比于其他的QDI流水線實(shí)現(xiàn)方式，N-反相器和N-P流水線實(shí)現(xiàn)方式能夠分別降低38.5%和44%的能量延遲乘積。使用N-反相器和N-P流水線模板，整體乘法器延遲可以分別降低20.2%和18.7%，同時(shí)可以降低35.6%和46%的總晶體管寬度。
[0012]在附圖、說(shuō)明書和權(quán)利要求中更詳細(xì)的描述了所描述的異步處理的這些和其他方面以及它們的實(shí)現(xiàn)方式。
【專利附圖】

【附圖說(shuō)明】
[0013]圖1表示異步流水線:發(fā)送方-接收方握手協(xié)議。
[0014]圖2表示雙入單出的PCeHB模板。
[0015]圖3表示單軌握手協(xié)議。
[0016]圖4表示N-P流水線模板。
[0017]圖5表示確保正確性的Ack信號(hào)。
[0018]圖6表示N-反相器流水線模板。
[0019]圖7表示用于大量輸出的多級(jí)C-元件樹型完成檢測(cè)邏輯。
[0020]圖8表示用于大量輸出的完成檢測(cè)邏輯。[0021]圖9表示多種完成檢測(cè)方案的延遲比較。
[0022]圖10比較針對(duì)所選擇信號(hào)的不同達(dá)到順序的完成檢測(cè)能耗。
[0023]圖11表示針對(duì)具有最新信號(hào)的變化延遲的12個(gè)輸出的C-元件與寬NOR比較。
[0024]圖12表示針對(duì)具有最近信號(hào)的變化延遲的15個(gè)輸出的C-元件與寬NOR比較。
[0025]圖13比較C-元件與寬NOR:總晶體管寬度對(duì)比。
[0026]圖14表示具有兩個(gè)輸出復(fù)制的8選I多路選擇器。
[0027]圖15表示針對(duì)不同流水線類型的8選I多路選擇器設(shè)計(jì)權(quán)衡。
[0028]圖16表不依賴于輸出數(shù)量的吞吐量。
[0029]圖17表示噪聲裕量分析。
[0030]圖18表示關(guān)于流水線吞吐量的串并轉(zhuǎn)換器強(qiáng)度的效果。
[0031]圖19表示關(guān)于每次操作能量的串并轉(zhuǎn)換器強(qiáng)度的效果。
[0032]圖20表示使用PCeHB流水線的8 X 8位乘法器架構(gòu)。
[0033]圖21表示使用N-P流水線的8 X 8位乘法器。
[0034]圖22表示N-P和N-反相器流水線的功率消耗的明細(xì)。
[0035]圖23表示三個(gè)不同流水線類型的8X8位乘法器吞吐量與能量對(duì)比。
[0036]圖24表示三個(gè)不同流水線類型的8X8位乘法器能量-延遲分析。
【具體實(shí)施方式】
[0037]具有對(duì)工藝變化的穩(wěn)健性、沒有全局時(shí)鐘依賴和固有的完美時(shí)鐘門控的異步準(zhǔn)延遲無(wú)關(guān)(Quas1-Delay-1nsensitive, QDI)電路代表了未來(lái)芯片設(shè)計(jì)的可行設(shè)計(jì)替代方案。QDI電路已被用于多種高性能、節(jié)能異步設(shè)計(jì)[Sheikh和Manohar2010] [D.Fang和Manohar2005],其包括完全實(shí)現(xiàn)和制造的異步微處理器[Martin等1997]。在實(shí)現(xiàn)不同的并行流水線處理之間的握手時(shí)，QDI電路會(huì)損失一些能效增益。為了確保用于每次握手的QDI行為，流水線內(nèi)的每次上游和下游轉(zhuǎn)換被檢測(cè)，這導(dǎo)致大量的握手電路和能量開銷。高吞吐量QDI流水線的每一級(jí)僅包括少量邏輯。高吞吐量所需要的大量流水線級(jí)使得握手開銷占總功耗的一大部分?？梢酝ㄟ^(guò)提高高性能異步流水線的能效而不犧牲穩(wěn)健性的方式來(lái)實(shí)現(xiàn)本文檔中所描述的技術(shù)。為了規(guī)避高握手開銷的問(wèn)題，提供了兩種示例性流水線模板，以通過(guò)采取一些易于滿足的定時(shí)假設(shè)的優(yōu)點(diǎn)來(lái)最小化握手電路。這些教導(dǎo)的流水線使用單軌握手協(xié)議[van Berkel和Blikl996]?？稍诒３志哂?8次轉(zhuǎn)換的超快循環(huán)時(shí)間的同時(shí)，通過(guò)在單個(gè)流水線中打包多個(gè)邏輯級(jí)來(lái)增加邏輯密度。為了量化這些教導(dǎo)的流水線模板的實(shí)際性能和能效，提供了 8X8位布斯編碼的陣列乘法器的三種分別的流水線模板。相比于標(biāo)準(zhǔn)QDI流水線實(shí)現(xiàn)方式，我們的流水線實(shí)現(xiàn)方式分別降低38.5%和44%的能量延遲乘積。整體乘法器延遲降低了 20.2%和18.7%，同時(shí)總晶體管寬度降低了 35.6%和46%。
[0038]高性能異步電路由許多并行進(jìn)程組成。相對(duì)于使用全局時(shí)鐘來(lái)同步不同流水線級(jí)之間的數(shù)據(jù)令牌的同步電路，這些異步并行進(jìn)程使用握手協(xié)議來(lái)與彼此通信。這些并行進(jìn)程經(jīng)常被表示為細(xì)粒度流水線電路。細(xì)粒度流水線電路使用用于進(jìn)程之間通信的指定通道。通道包括一束導(dǎo)線和通信協(xié)議以從發(fā)送器傳輸數(shù)據(jù)到接收器。存在多種異步細(xì)粒度流水線實(shí)現(xiàn)方式[Linesl995] [Williamsl991] [Sutherland 和 Fairbanks2001] [Ferretti 和Beerel2002]。這些電路模板的穩(wěn)健族(robust family)被稱為準(zhǔn)延遲無(wú)關(guān)(QDI)電路。[0039]QDI電路模板使用N選I (l_of-N)編碼通道以在不同并行進(jìn)程之間進(jìn)行通信。在一個(gè)N選I通道中，全部的N個(gè)導(dǎo)線被用來(lái)編碼數(shù)據(jù)，但每次僅有一個(gè)導(dǎo)線有效。大多數(shù)高吞吐量QDI電路使用2選I (雙軌)或4選I編碼。在如圖1所示的4選I編碼通道通信中，通過(guò)設(shè)置四個(gè)數(shù)據(jù)道中的一個(gè)來(lái)指示有效性，并且通過(guò)重置所有四個(gè)數(shù)據(jù)道來(lái)指示中性。在大多數(shù)高速Q(mào)DI電路所使用的四相握手進(jìn)程中，發(fā)送方進(jìn)程通過(guò)在道上發(fā)送數(shù)據(jù)，也就是使數(shù)據(jù)道中的一個(gè)有效，來(lái)啟動(dòng)通信。接收方進(jìn)程檢測(cè)數(shù)據(jù)的存在，并且在一旦不再需要該數(shù)據(jù)時(shí)發(fā)送確認(rèn)。此時(shí)，發(fā)送方進(jìn)程重置其所有數(shù)據(jù)道。接收方進(jìn)程檢測(cè)輸入令牌的中性(neutrality)。一旦它準(zhǔn)備好接收新數(shù)據(jù)令牌，其就消除確認(rèn)信號(hào)。重復(fù)循環(huán)。
[0040]預(yù)充電使能半緩存(Pre-Chargeenable Half-Buffer, PCeHB)[Fang 和Manohar2004]模板是在[Linel995] [Williamsl991]中所提出的預(yù)充電半緩存(Pre-Charge Half-Buffer, PCHB)模板的略微修改版本，其主要用于大多數(shù)高吞吐量QDI電路中。它具有18次轉(zhuǎn)換的循環(huán)時(shí)間，并且既小又快。在PCeHB流水線中，可通過(guò)下拉NMOS堆棧來(lái)實(shí)現(xiàn)邏輯函數(shù)的計(jì)算。使用單獨(dú)的邏輯門來(lái)檢查輸入和輸出有效性和中性。實(shí)際計(jì)算與數(shù)據(jù)鎖存相結(jié)合，從而避免了顯式寄存器(explicit register)的開銷。PCeHB模板可以采用多個(gè)輸入并且產(chǎn)生多個(gè)輸出。圖2表示簡(jiǎn)單的雙入單出PCeHB模板。LO和LI是輸入到模板的兩個(gè)道，R是雙軌輸出。PCeHB模板具有兩次轉(zhuǎn)換的前向延遲。每個(gè)流水線級(jí)通過(guò)使用NMOS下拉堆棧驅(qū)動(dòng)來(lái)計(jì)算邏輯，該NMOS下拉堆棧后接有用于驅(qū)動(dòng)輸出的反相器。為了理解PCeHB模板中的18次轉(zhuǎn)換的循環(huán)時(shí)間，我們假設(shè)串聯(lián)的兩個(gè)PCeHB流水線隨著時(shí)間(t)遞增而發(fā)生的邏輯轉(zhuǎn)換。
[0041]-t = O時(shí)，輸入令牌到達(dá)第一 PCeHB流水線塊。
[0042]-t = 2時(shí),第一流水線塊產(chǎn)生其輸出。
[0043]-t = 4時(shí),第二流水線塊產(chǎn)生其輸出。
[0044]-t = 5時(shí)，第一個(gè)塊中的L.e變低。
[0045]-t = 7時(shí)，下一個(gè)塊中的L.e，也就是第一塊的R.e變低。這表示不再需要來(lái)自第一流水線塊的輸出，可以進(jìn)行重置。
[0046]-t = 9時(shí)，使第一個(gè)塊中的en信號(hào)失效。
[0047]-t = 10時(shí)，對(duì)第一個(gè)塊中的R道預(yù)充電。
[0048]-t = 11時(shí)，重置第一個(gè)塊的輸出，即R道。
[0049]-t = 12時(shí)，對(duì)第二個(gè)塊中的R道預(yù)充電。
[0050]-t = 14時(shí)，第一個(gè)塊中的L.e變高。
[0051]-t = 16時(shí)，第二流水線級(jí)中的L.e變高。這指示第二流水線級(jí)中的輸入的中性。
[0052]-t = 18時(shí)，設(shè)置第一流水線塊中的en，這指示該流水線準(zhǔn)備好接收新的輸入令牌并計(jì)算新的輸出。
[0053]圖2中高亮的邏輯門沒有用于實(shí)際計(jì)算，僅僅是握手協(xié)議所需要的。這包括完成檢測(cè)信號(hào)(L.e)和en信號(hào)的生成，該en信號(hào)被用于使能流水線級(jí)中的計(jì)算或鎖存。隨著輸入到PCeHB流水線級(jí)的輸入數(shù)量的增加，輸入有效性樹變得更加復(fù)雜，并且可能需要額外的級(jí)進(jìn)行計(jì)算，這將導(dǎo)致循環(huán)時(shí)間的增加。隨著輸出數(shù)量的增加，情況也是一樣。因此，對(duì)于高吞吐量電路，每個(gè)PCeHB級(jí)僅包括具有少量輸入和輸出的少量邏輯。由于可能需要復(fù)制令牌以供各個(gè)進(jìn)程使用，而每個(gè)進(jìn)程執(zhí)行其自身的有效性和中性檢查，因此在功耗和晶體管數(shù)量方面，這導(dǎo)致明顯的握手開銷。表格I表示使用PCeHB模板實(shí)現(xiàn)的簡(jiǎn)單的全加器電路的功耗明細(xì)。實(shí)際邏輯僅消耗了 31%的總功耗，而其余的都用在實(shí)現(xiàn)握手協(xié)議了。這是明顯的功率開銷，而隨著PCeHB模板的輸入和輸出增加更多，這會(huì)變得更加糟糕。表格I中的結(jié)果是主要的激勵(lì)因素之一，其提示我們考慮具有更少握手電路的可替換的流水線方案。
[0054]相對(duì)于QDI流水線,細(xì)粒度捆綁數(shù)據(jù)流水線具有即時(shí)區(qū)域(instant area)的優(yōu)勢(shì)，這是因?yàn)樗鼈兪褂脝蔚谰幋a數(shù)據(jù)通道[Sutherland和Fairbanks2001]。然而,捆綁數(shù)據(jù)流水線具有比QDI電路多得多的時(shí)間消耗，這使得它們不夠穩(wěn)健。捆綁數(shù)據(jù)流水線包括單獨(dú)的控制電路，其用以同步不同流水線級(jí)之間的數(shù)據(jù)令牌?？刂齐娐钒ㄆヅ涞难舆t線，這些延遲線的延遲被設(shè)置為大于流水線的邏輯延遲與一定裕度的和。在[Sutherland和Fairbanks2001]中，為了正確的操作，設(shè)計(jì)師必須保證控制電路的延遲滿足所有設(shè)置，并保持如同同步設(shè)計(jì)中那樣的時(shí)間需求。由于我們的目標(biāo)是設(shè)計(jì)一流水線模板，其具有與預(yù)充電邏輯類似的穩(wěn)健定時(shí)和前向延遲，因此在我們的工作中我們沒有考慮任何捆綁數(shù)據(jù)流水線實(shí)現(xiàn)方式。
[0055]表1:PCeHB全加法器流水線:功率明細(xì)
【權(quán)利要求】
1.一種無(wú)需同步到公共時(shí)鐘的用于異步處理的設(shè)備，其包括: 彼此連接以形成異步處理流水線的兩個(gè)或更多個(gè)異步電路，每個(gè)異步電路包括: 第一輸入導(dǎo)線，接收并傳送第一輸入信號(hào)； 第一輸入確認(rèn)導(dǎo)線，接收來(lái)自產(chǎn)生所接收到的第一輸入信號(hào)的另一個(gè)異步電路的第一輸入確認(rèn)信號(hào)； 第一異步處理模塊，處理所述第一輸入信號(hào)以產(chǎn)生第一輸出信號(hào)； 第一完成檢測(cè)處理模塊，接收所述第一輸入確認(rèn)信號(hào)和來(lái)自所述第一異步處理模塊的所述第一輸出信號(hào)，并可被操作以產(chǎn)生第一輸出確認(rèn)信號(hào)，所述第一輸出確認(rèn)信號(hào)指不完成對(duì)接收到的所述第一輸入信號(hào)的處理以及所述第一輸出信號(hào)的生成； 第一輸出確認(rèn)導(dǎo)線，接收來(lái)自所述第一完成檢測(cè)處理模塊的所述第一輸出確認(rèn)信號(hào)，并且輸出所述第一輸出確認(rèn)信號(hào)；和 第一輸出導(dǎo)線，接收并傳送由所述第一異步處理模塊生成的所述第一輸出信號(hào)。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中: 由所述第一輸入導(dǎo)線傳送的所述第一輸入信號(hào)是通過(guò)每次僅使所述第一輸入導(dǎo)線的單個(gè)線生效而編碼的；和 由所述第一輸出導(dǎo)線傳送的所述第一輸出信號(hào)是通過(guò)每次僅使所述第一輸出導(dǎo)線的單個(gè)線生效而編碼的。
3.根據(jù)權(quán)利要求1所述的設(shè)備，其中:` 所述第一輸入導(dǎo)線的數(shù)量不同于所述第一輸出導(dǎo)線的數(shù)量。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其中: 所述第一輸入導(dǎo)線的數(shù)量等于所述第一輸出導(dǎo)線的數(shù)量。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其中: 所述第一異步處理模塊包括: 第一下拉邏輯電路，其被連接到所述第一輸入導(dǎo)線；和 第一上拉邏輯電路，其被連接以接收所述第一下拉邏輯電路的輸出，并可被操作以產(chǎn)生生成所述第一輸出信號(hào)所基于的輸出。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其中: 所述第一異步處理模塊進(jìn)一步包括: 第二下拉邏輯電路，其被連接以接收所述第一上拉邏輯電路的輸出；和第二上拉邏輯電路，其被連接以接收所述第二下拉邏輯電路的輸出，并可被操作以產(chǎn)生生成所述第一輸出信號(hào)所基于的輸出。
7.根據(jù)權(quán)利要求1所述的設(shè)備，其中: 所述第一異步處理模塊包括: 第一下拉邏輯電路，其被連接到所述第一輸入導(dǎo)線； 第一反相器電路，其被連接以接收所述第一下拉邏輯電路的輸出； 第二下拉邏輯電路，其被連接以接收所述第一反相器電路的輸出；和上拉晶體管，連接以接收所述第二下拉邏輯電路的輸出，并可被操作以產(chǎn)生生成所述第一輸出信號(hào)所基于的輸出。
8.根據(jù)權(quán)利要求1所述的設(shè)備，其中每個(gè)異步電路進(jìn)一步包括:第二輸入導(dǎo)線，接收并傳送第二輸入信號(hào)； 第二輸入確認(rèn)導(dǎo)線，接收來(lái)自產(chǎn)生所述接收到的第二輸入信號(hào)的另一個(gè)異步電路的第二輸入確認(rèn)信號(hào)； 第二異步處理模塊，處理所述第二輸入信號(hào)以產(chǎn)生第二輸出信號(hào)；和 第二輸出導(dǎo)線，接收并傳送由所述第二異步處理模塊生成的所述第二輸出信號(hào)。
9.根據(jù)權(quán)利要求8所述的設(shè)備，其中: 所述第一輸入信號(hào)和所述第二輸入信號(hào)不同。
10.根據(jù)權(quán)利要求8所述的設(shè)備，其中: 彼此連接以形成所述處理流水線的所述兩個(gè)或更多個(gè)異步電路包括第一下游異步電路，其被連接到所述第一輸出導(dǎo)線以接收所述第一輸出信號(hào)； 其中所述設(shè)備進(jìn)一步包括第二下游異步電路，其被連接到所述第二輸出導(dǎo)線以接收所述第二輸出信號(hào)； 其中所述第一完成檢測(cè)處理模塊被耦接以進(jìn)一步接收來(lái)自所述第二異步處理模塊的所述第二輸出信號(hào)，并且其可被操作以產(chǎn)生所述第一輸出確認(rèn)信號(hào)，所述第一輸出確認(rèn)信號(hào)指示完成由所述第二異步處理模塊對(duì)所述接收到的第二輸入信號(hào)的處理和由所述第一異步處理模塊對(duì)所述接收到的第一輸入信號(hào)的處理以及所述第一和第二輸出信號(hào)的生成；和 其中所述第一和第二下游異步電路被耦接以接收所述第一輸出確認(rèn)信號(hào)的拷貝。`
11.根據(jù)權(quán)利要求1所述的設(shè)備，其包括: 所述第一完成檢測(cè)處理模塊被耦接到所述第一輸入導(dǎo)線，并可被操作以在完成由所述第一異步處理模塊對(duì)所述接收到的第一輸入信號(hào)的處理以及生成所述第一輸出信號(hào)后重置所述第一輸入導(dǎo)線上的信號(hào)。
12.根據(jù)權(quán)利要求11所述的設(shè)備，其中: 所述第一完成檢測(cè)處理模塊包括放電電路，其被耦接到所述第一輸入導(dǎo)線以產(chǎn)生重置所述第一輸入導(dǎo)線的放電信號(hào)； 其中所述放電電路包括NOR門，其產(chǎn)生作為所述放電信號(hào)的NOR門輸出，并且接收由所述第一完成檢測(cè)處理模塊生成的、并且與所述第一輸出確認(rèn)信號(hào)相關(guān)聯(lián)的第一信號(hào)，以及由所述第一完成檢測(cè)處理模塊生成的、并且與所述第一輸出確認(rèn)信號(hào)相關(guān)聯(lián)的的第二信號(hào)，所述第二信號(hào)相對(duì)于所述第一信號(hào)具有延遲。
13.根據(jù)權(quán)利要求12所述的設(shè)備，其中: 所述放電電路包括產(chǎn)生具有所述延遲的所述第二信號(hào)的放電脈沖生成器。
14.根據(jù)權(quán)利要求13所述的設(shè)備，其中: 所述放電脈沖生成器包括一系列反相器，以通過(guò)提供用于提高時(shí)間裕度和所述異步處理的穩(wěn)健性的額外延遲的方式生成所述延遲。
15.根據(jù)權(quán)利要求1所述的設(shè)備，其中: 所述異步處理流水線中的兩個(gè)相鄰連接的異步電路通過(guò)這兩個(gè)相鄰連接的異步電路中的相對(duì)另一異步電路更上游的一個(gè)異步電路的第一輸出確認(rèn)導(dǎo)線以及第一輸出導(dǎo)線來(lái)進(jìn)行通信，且不需要從所述下游異步電路到所述上游異步電路的確認(rèn)反饋。
16.一種無(wú)需同步到公共時(shí)鐘的用于異步處理的方法，其包括:串聯(lián)連接多個(gè)異步電路來(lái)形成異步處理流水線，以允許一個(gè)異步電路與下一個(gè)相鄰的異步電路進(jìn)行通信，從而在每個(gè)異步電路執(zhí)行信號(hào)處理的同時(shí)，無(wú)需公共時(shí)鐘也可進(jìn)行通?目; 通過(guò)引導(dǎo)來(lái)自兩個(gè)相鄰連接的異步電路中的相對(duì)于另一異步電路更上游的一個(gè)異步電路的信號(hào)，來(lái)操作所述異步處理流水線中的兩個(gè)相鄰連接的異步電路進(jìn)行通信，并且不需要從所述下游異步電路到所述上游異步電路的確認(rèn)反饋； 通過(guò)使用多個(gè)導(dǎo)線來(lái)傳送輸入或輸出信號(hào)，以及通過(guò)每次僅使多個(gè)導(dǎo)線中的單個(gè)線有效來(lái)操作每個(gè)異步電路以編碼所述輸入或輸出信號(hào)；和 操作每個(gè)異步電路以使用單個(gè)導(dǎo)線來(lái)發(fā)送確認(rèn)信號(hào)到所述下游異步電路，所述單個(gè)導(dǎo)線是用于傳送從所述上游異步電路到所述下游異步電路的輸出信號(hào)的導(dǎo)線之外的導(dǎo)線。
17.根據(jù)權(quán)利要求16所述的方法，其中: 每個(gè)異步電路包括: 輸入導(dǎo)線，接收并傳送輸入信號(hào)； 輸入確認(rèn)導(dǎo)線，接收來(lái)自產(chǎn)生接收到的輸入信號(hào)的上游異步電路的輸入確認(rèn)信號(hào)； 異步處理模塊，處理所述輸入信號(hào)以產(chǎn)生輸出信號(hào)； 完成檢測(cè)處理模塊，接收所述輸入確認(rèn)信號(hào)和來(lái)自所述異步處理模塊的所述輸出信號(hào)，并可被操作以產(chǎn)生輸出確認(rèn)信號(hào)，所述輸出確認(rèn)信號(hào)指示完成對(duì)所述接收到的輸入信號(hào)的處理以及所述輸出信號(hào)的生成； 輸出確認(rèn)導(dǎo)線，接收來(lái)自所述完成檢測(cè)處理模塊的所述輸出確認(rèn)信號(hào)，并且輸出所述輸出確認(rèn)信號(hào)；和` 輸出導(dǎo)線，接收并傳送由所述異步處理模塊生成的所述輸出信號(hào)； 其中所述方法進(jìn)一步包括: 在完成所述異步處理模塊對(duì)所述接收到的輸入信號(hào)的處理以及所述輸出信號(hào)的生成之后，重置所述輸入導(dǎo)線上的信號(hào)。
18.根據(jù)權(quán)利要求17所述的方法，其包括: 在重置所述輸入導(dǎo)線上的信號(hào)時(shí)引發(fā)延遲以提高時(shí)間裕度和所述異步處理的穩(wěn)健性。
19.根據(jù)權(quán)利要求17所述的方法，其中: 所述輸入導(dǎo)線的數(shù)量不同于所述輸出導(dǎo)線的數(shù)量。
20.根據(jù)權(quán)利要求16所述的方法，其包括: 配置所述異步處理流水線中的異步電路，使其包括兩個(gè)或更多異步處理級(jí)。
21.根據(jù)權(quán)利要求20所述的方法，其中: 所述異步電路的所述異步處理模塊包括: 第一下拉邏輯電路，其被連接到所述輸入導(dǎo)線； 第一上拉邏輯電路，其被連接以接收所述第一下拉邏輯電路的輸出，并且其可被操作以產(chǎn)生生成所述輸出信號(hào)所基于的輸出； 第二下拉邏輯電路，其被連接以接收所述第一上拉邏輯電路的所述輸出；和第二上拉邏輯電路，其被連接以接收所述第二下拉邏輯電路的輸出，并且其可被操作以產(chǎn)生生成所述輸出信號(hào)所基于的輸出。
22.根據(jù)權(quán)利要求20所述的方法，其中:所述異步電路的所述異步處理模塊包括: 第一下拉邏輯電路，其被連接到所述第一輸入導(dǎo)線； 第一反相器電路，其被連接以接收所述第一下拉邏輯電路的輸出； 第二下拉邏輯電路，其被連接以接收所述第一反相器電路的輸出；和上拉晶體管，其被連接以接收所述第二下拉邏輯電路的輸出，并且其可被操作以產(chǎn)生生成所述輸出信號(hào)所基于的輸出。
【文檔編號(hào)】G06F1/00GK103874968SQ201280046588
【公開日】2014年6月18日 申請(qǐng)日期:2012年8月3日 優(yōu)先權(quán)日:2011年8月3日
【發(fā)明者】R·馬諾哈爾, B·R·謝赫 申請(qǐng)人:康奈爾大學(xué)