使用概率解碼的存儲(chǔ)器系統(tǒng)中的位流混淆的制作方法
【專利摘要】混淆模塊，其被定義和連接以接收通過(guò)數(shù)據(jù)總線從存儲(chǔ)器向存儲(chǔ)器的外部控制器傳送的第一位流。所述混淆模塊被定義和連接以將第一位流混淆為第二位流，并且代替第一位流通過(guò)數(shù)據(jù)總線傳送第二位流。去混淆模塊，其被定義和連接以在外部控制器從數(shù)據(jù)總線接收第二位流。所述去混淆模塊被定義和連接以將接收到的第二位流去混淆回第一位流，并且向外部控制器提供第一位流用于處理。
【專利說(shuō)明】使用概率解碼的存儲(chǔ)器系統(tǒng)中的位流混淆
【背景技術(shù)】
[0001]在傳統(tǒng)存儲(chǔ)器設(shè)備中，錯(cuò)誤校正碼(ECC)解碼器假設(shè)在讀取操作期間從存儲(chǔ)器到達(dá)ECC解碼器的位流的傳輸期間不發(fā)生傳輸錯(cuò)誤。然而，隨著技術(shù)進(jìn)步，從存儲(chǔ)器延伸到ECC解碼器的數(shù)據(jù)傳輸信道可以變得更快、更小和/或更長(zhǎng)，從而增大通過(guò)數(shù)據(jù)傳輸信道傳送讀取數(shù)據(jù)的位流期間的數(shù)據(jù)錯(cuò)誤的可能性。如果在從存儲(chǔ)器向ECC解碼器傳送讀取數(shù)據(jù)的位流期間引入錯(cuò)誤，則ECC解碼器可能不經(jīng)意地生成不正確的最終讀取數(shù)據(jù)輸出，其可能引起主機(jī)計(jì)算機(jī)系統(tǒng)上的操作故障。本發(fā)明起因于該環(huán)境。

【發(fā)明內(nèi)容】

[0002]在一個(gè)實(shí)施例中，公開(kāi)一種用于在存儲(chǔ)器系統(tǒng)中位流混淆(aliasing)的系統(tǒng)。所述系統(tǒng)包括混淆模塊，其被定義和連接以接收通過(guò)數(shù)據(jù)總線從存儲(chǔ)器向存儲(chǔ)器的外部控制器傳送的第一位流。所述混淆模塊被定義和連接以將第一位流混淆為第二位流，并且代替第一位流通過(guò)數(shù)據(jù)總線傳送第二位流。所述系統(tǒng)還包括去混淆模塊，其被定義和連接以在外部控制器從數(shù)據(jù)總線接收第二位流。所述去混淆模塊被定義和連接以將接收到的第二位流去混淆回第一位流，并且向外部控制器提供第一位流用于處理。
[0003]在一個(gè)實(shí)施例中，公開(kāi)一種存儲(chǔ)器系統(tǒng)。所述存儲(chǔ)器系統(tǒng)包括存儲(chǔ)器陣列和數(shù)據(jù)寄存器，所述數(shù)據(jù)寄存器被定義和連接以從存儲(chǔ)器陣列接收和存儲(chǔ)第一位流。所述存儲(chǔ)器系統(tǒng)還包括混淆模塊，其被定義和連接以從數(shù)據(jù)寄存器接收第一位流，并且將第一位流混淆為第二位流。所述混淆模塊被定義和連接以代替第一位流傳送第二位流。所述存儲(chǔ)器系統(tǒng)還包括數(shù)據(jù)總線，其被連接以接收從混淆模塊傳送的第二位流。所述存儲(chǔ)器系統(tǒng)還包括去混淆模塊，其被連接以接收通過(guò)數(shù)據(jù)總線從混淆模塊傳送的第二位流，并且將第二位流去混淆回第一位流。所述存儲(chǔ)器系統(tǒng)還包括外部控制器，所述外部控制器包括被連接以從去混淆模塊接收第一位流的錯(cuò)誤校正碼解碼器。
[0004]在一個(gè)實(shí)施例中，公開(kāi)一種用于操作存儲(chǔ)器系統(tǒng)的方法。所述方法包括從存儲(chǔ)器陣列中的儲(chǔ)存元件讀取第一位流。所述方法還包括將第一位流混淆為第二位流，并且代替第一位流通過(guò)數(shù)據(jù)總線向外部存儲(chǔ)器控制器傳送第二位流。所述方法還包括在第二位流到達(dá)外部存儲(chǔ)器控制器時(shí)將第二位流去混淆回第一位流。所述方法還包括向外部存儲(chǔ)器控制器處的錯(cuò)誤校正碼解碼器提供第一位流。
[0005]根據(jù)結(jié)合附圖通過(guò)示例示出本發(fā)明的下列詳細(xì)描述本發(fā)明的其他方面和優(yōu)點(diǎn)將變得更顯而易見(jiàn)。
【專利附圖】

【附圖說(shuō)明】
[0006]圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的其中閃速存儲(chǔ)器由外部控制器控制的閃速存儲(chǔ)器設(shè)備的高層級(jí)示意性框圖。
[0007]圖2示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的閃速存儲(chǔ)器的示例性內(nèi)部架構(gòu)。
[0008]圖3示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)器控制電路的簡(jiǎn)化框圖。[0009]圖4A示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)一位數(shù)據(jù)并對(duì)每一初級(jí)電壓格(bin)實(shí)現(xiàn)兩個(gè)電壓子格的存儲(chǔ)器陣列內(nèi)的儲(chǔ)存元件的示例硬位(hard bit) (HB)和軟位(softbit)感測(cè)圖表。
[0010]圖4B示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的從根據(jù)圖4A的感測(cè)圖表操作的儲(chǔ)存元件的讀取操作的傳送位流對(duì)接收位流的概率圖。
[0011]圖5A示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的其中在存儲(chǔ)器和外部控制器之間實(shí)現(xiàn)混淆模塊和去混淆模塊的閃速存儲(chǔ)器設(shè)備的高層級(jí)示意性框圖。
[0012]圖5B示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的其中混淆模塊被定義在存儲(chǔ)器內(nèi)部，并且其中去混淆模塊被定義在外部控制器內(nèi)部的閃速存儲(chǔ)器設(shè)備的高層級(jí)示意性框圖。
[0013]圖6A示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)一位數(shù)據(jù)并對(duì)每一初級(jí)電壓格實(shí)現(xiàn)四個(gè)電壓子格的存儲(chǔ)器陣列內(nèi)的儲(chǔ)存元件的示例硬位(HB)和軟位(SB)感測(cè)圖表。
[0014]圖6B示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的從根據(jù)圖6A的感測(cè)圖表操作的儲(chǔ)存元件的讀取操作的傳送位流對(duì)接收位流的概率圖。
[0015]圖7A示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)八位數(shù)據(jù)的存儲(chǔ)器陣列內(nèi)的儲(chǔ)存元件的示例硬位(HB)和軟位(SB)感測(cè)圖表。
[0016]圖7B示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的從根據(jù)圖7A的感測(cè)圖表操作的儲(chǔ)存元件的讀取操作的傳送位流對(duì)接收位流的概率圖。
[0017]圖7C示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的對(duì)于每一傳送位流，即對(duì)于每一行，具有單個(gè)硬位錯(cuò)誤并且沒(méi)有軟位錯(cuò)誤的總概率(P{1HB，0SB})的圖。
[0018]圖8示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的用于操作存儲(chǔ)器系統(tǒng)的方法。
【具體實(shí)施方式】
[0019]在下列描述中，闡述許多具體細(xì)節(jié)以提供本發(fā)明的深入理解。然而，對(duì)本領(lǐng)域技術(shù)人員顯而易見(jiàn)的是在沒(méi)有一些或全部這些具體細(xì)節(jié)的情況下也可以實(shí)現(xiàn)本發(fā)明。在其他實(shí)例中，未詳細(xì)描述公知的處理操作以便使本發(fā)明不會(huì)不必要的晦澀。
[0020]圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的其中閃速存儲(chǔ)器100由外部控制器302控制的閃速存儲(chǔ)器設(shè)備300的高層級(jí)示意性框圖。外部控制器302被定義為電連接到主機(jī)計(jì)算機(jī)系統(tǒng)303，諸如個(gè)人計(jì)算機(jī)、數(shù)字相機(jī)、個(gè)人數(shù)字助理或包括數(shù)字處理器的基本上任何其他類型的計(jì)算機(jī)設(shè)備。主機(jī)計(jì)算機(jī)系統(tǒng)303向外部控制器302傳送命令，諸如向閃速存儲(chǔ)器100寫入數(shù)據(jù)或從閃速存儲(chǔ)器100讀取數(shù)據(jù)的命令。主機(jī)計(jì)算機(jī)系統(tǒng)303還向外部控制器302提供要寫入、即存儲(chǔ)于存儲(chǔ)器100的數(shù)據(jù)。外部控制器302被定義為生成并向閃速存儲(chǔ)器100傳送命令信號(hào)104，使得命令信號(hào)104可以由閃速存儲(chǔ)器100解釋和執(zhí)行。外部控制器302還被定義為通過(guò)1/0(輸入/輸出)總線102向閃速存儲(chǔ)器傳送數(shù)據(jù)，用于在閃速存儲(chǔ)器100內(nèi)存儲(chǔ)，并且通過(guò)I/O總線102從閃速存儲(chǔ)器100接收讀取的數(shù)據(jù)。外部控制器302可以包括用于臨時(shí)儲(chǔ)存正在寫入閃速存儲(chǔ)器100或正在從閃速存儲(chǔ)器100讀取的數(shù)據(jù)的緩沖器存儲(chǔ)器。
[0021]在一個(gè)實(shí)施例中，存儲(chǔ)器設(shè)備300包括包含外部控制器302的一個(gè)集成電路芯片304，和包含閃速存儲(chǔ)器100的一個(gè)或多個(gè)集成電路芯片306。在一個(gè)實(shí)施例中，閃速存儲(chǔ)器100被定義在單個(gè)集成電路芯片上。然而，應(yīng)理解，在其他實(shí)施例中，閃速存儲(chǔ)器100可以被定義在多個(gè)集成電路芯片上，其每一個(gè)被連接以與外部控制器302電通信。此外，應(yīng)理解，存儲(chǔ)器設(shè)備300可以被嵌入為主機(jī)計(jì)算機(jī)系統(tǒng)303的部分，或者可以被包括在可移除地插入在主機(jī)計(jì)算機(jī)系統(tǒng)303的配合卡槽中的存儲(chǔ)器卡中。這種存儲(chǔ)器卡可以包括整個(gè)存儲(chǔ)器設(shè)備300，或者存儲(chǔ)器設(shè)備300的部分，其中存儲(chǔ)器設(shè)備300的剩余部分被定義在與主機(jī)計(jì)算機(jī)系統(tǒng)和/或存儲(chǔ)器卡交互的其他組件上。
[0022]圖2示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的閃速存儲(chǔ)器100的示例性內(nèi)部架構(gòu)。閃速存儲(chǔ)器100包括存儲(chǔ)器控制電路106，其被定義為控制內(nèi)部存儲(chǔ)器操作。存儲(chǔ)器控制電路106包括用于命令、地址和狀態(tài)信號(hào)的寄存器。存儲(chǔ)器控制電路106被連接以接收在輸入/輸出(I/O)總線102上的信號(hào)，以及從外部控制器302接收控制信號(hào)104。閃速存儲(chǔ)器100包括儲(chǔ)存元件的一個(gè)或多個(gè)陣列108。在一個(gè)實(shí)施例中，陣列108內(nèi)的儲(chǔ)存元件被定義為閃速EEPROM單元。每一個(gè)陣列108儲(chǔ)存元件具有相關(guān)聯(lián)的行解碼器(XDEC) 110、相關(guān)聯(lián)的列解碼器(YDEC) 112、相關(guān)聯(lián)的一組感測(cè)放大器和編程控制電路(SA/PR0G) 114、和相關(guān)聯(lián)的數(shù)據(jù)寄存器116。
[0023]在一個(gè)實(shí)施例中，儲(chǔ)存元件的陣列108包括一個(gè)或多個(gè)導(dǎo)電浮動(dòng)?xùn)艠O作為儲(chǔ)存元件。然而，在其他實(shí)施例中，儲(chǔ)存元件的陣列108包括其他類型的長(zhǎng)期電子充電儲(chǔ)存元件。在一個(gè)實(shí)施例中，儲(chǔ)存元件的陣列108可以使用對(duì)于每一個(gè)儲(chǔ)存元件定義的兩種充電水平而被操作，以便使用每一個(gè)儲(chǔ)存元件存儲(chǔ)一位數(shù)據(jù)。在其他實(shí)施例中，對(duì)于陣列108中的每一個(gè)儲(chǔ)存元件可以定義多于兩個(gè)儲(chǔ)存狀態(tài)，使得在每一個(gè)儲(chǔ)存元件中可以存儲(chǔ)多于一位數(shù)據(jù)。
[0024]在一個(gè)實(shí)施例中，控制信號(hào)104包括:
[0025].CS:芯片選擇信號(hào):CS信號(hào)用于激活閃速存儲(chǔ)器100接口。如果不將CS信號(hào)置位，則閃速存儲(chǔ)器100將保持在待機(jī)(standby)模式中，并且將不響應(yīng)于其他控制信號(hào)。
[0026].CLE:命令鎖存使能信號(hào):CLE信號(hào)控制向存儲(chǔ)器控制電路106的命令寄存器發(fā)送的命令的激活路徑。當(dāng)將CLE信號(hào)置位(asserted)時(shí)，將命令鎖存到存儲(chǔ)器控制電路106的命令寄存器中。
[0027].ALE:地址鎖存使能信號(hào):ALE信號(hào)控制向存儲(chǔ)器控制電路106的地址寄存器發(fā)送的地址的激活路徑。當(dāng)將ALE信號(hào)置位時(shí)，將地址鎖存到存儲(chǔ)器控制電路106的地址寄存器中。
[0028].RE:讀取使能信號(hào):RE信號(hào)使能數(shù)據(jù)輸出緩沖器。當(dāng)將RE信號(hào)置位時(shí)，將讀取數(shù)據(jù)驅(qū)動(dòng)到I/O總線102上。
[0029]#WE:寫入使能信號(hào):WE信號(hào)控制向I/O端口寫入數(shù)據(jù)。將WE信號(hào)置位向閃速存儲(chǔ)器100提供數(shù)據(jù)、地址和/或命令的時(shí)鐘。
[0030].AD[7:0]:1/0總線102上的數(shù)據(jù):1/0總線102用于在數(shù)據(jù)總線控制器和閃速存儲(chǔ)器100的存儲(chǔ)器控制電路106的命令、地址和數(shù)據(jù)寄存器之間傳遞數(shù)據(jù)。
[0031]除了上面提及的控制信號(hào)104，存儲(chǔ)器100還包括儲(chǔ)存子系統(tǒng)控制器可以確定存儲(chǔ)器100正在忙于執(zhí)行一些任務(wù)的方式。這種方式可以包括專用信號(hào)或在存儲(chǔ)器100忙碌時(shí)可以訪問(wèn)的內(nèi)部存儲(chǔ)器寄存器中的狀態(tài)位。應(yīng)理解，通過(guò)示例提供由上面提及的控制信號(hào)104定義的控制接口。在其他實(shí)施例中，控制接口可以包括除了上面討論的信號(hào)之外的信號(hào)以提供存儲(chǔ)器100的等效或擴(kuò)展控制。此外，應(yīng)理解，雖然圖2的示例實(shí)施例示出一個(gè)閃速存儲(chǔ)器陣列108及其相關(guān)聯(lián)的組件，但是其他實(shí)施例可以包括多個(gè)陣列108作為給定閃速存儲(chǔ)器100的部分，其中多個(gè)陣列108共享共同接口 104和存儲(chǔ)器控制電路106，而具有單獨(dú)的相應(yīng)的XDECl 10，YDECl 12，SA/PR0G14和數(shù)據(jù)寄存器116電路，以便允許并行讀取和編程、即寫入操作。
[0032]在讀取操作期間，經(jīng)由I/O總線102從存儲(chǔ)器陣列108通過(guò)數(shù)據(jù)寄存器116向外部控制器傳遞數(shù)據(jù)。數(shù)據(jù)寄存器116還電連接到SA/PR0G(感測(cè)放大器/編程)電路114。連接到每一個(gè)SA/PR0G電路114元件的數(shù)據(jù)寄存器116的儲(chǔ)存元件的數(shù)量可以取決于在陣列108的每一個(gè)儲(chǔ)存元件中存儲(chǔ)的位的數(shù)量。SA/PR0G電路114連接到當(dāng)激活時(shí)使得SA/PROG電路114在感測(cè)模式中操作的感測(cè)使能線122。此外，SA/PR0G電路114連接到當(dāng)激活時(shí)使得SA/PR0G電路114在編程/驗(yàn)證模式中操作的編程使能線123。
[0033]陣列108的每一個(gè)儲(chǔ)存元件可以具有一個(gè)或多個(gè)浮動(dòng)?xùn)艠O。在一個(gè)實(shí)施例中，通過(guò)示例，陣列108的儲(chǔ)存元件是多級(jí)儲(chǔ)存元件，其中每一個(gè)儲(chǔ)存元件能夠存儲(chǔ)多位二進(jìn)制數(shù)據(jù)，諸如兩位或四位。在另一實(shí)施例中，陣列108的儲(chǔ)存元件是單級(jí)儲(chǔ)存元件，其中每一個(gè)儲(chǔ)存元件能夠存儲(chǔ)一位二進(jìn)制數(shù)據(jù)。
[0034]陣列108的行124對(duì)應(yīng)于字線。陣列108的列126對(duì)應(yīng)于位線。為了避免使圖2的陣列108不必要的晦澀，僅明確地示出開(kāi)始的和最后的四行124(字線)，以及開(kāi)始的和最后的四列126(位線)。然而，應(yīng)理解，陣列108中行124 (字線)和列126 (位線)的實(shí)際數(shù)量取決于陣列108中的儲(chǔ)存元件的數(shù)量，其中每一個(gè)儲(chǔ)存元件具有一行124 (字線)和兩列126(位線)。
[0035]行解碼器XDEC110被定義為解碼陣列108的行地址，以便選擇要訪問(wèn)的物理頁(yè)。行解碼器XDEC110經(jīng)由內(nèi)部行地址線118從存儲(chǔ)器控制電路106接收行地址。列解碼器YDECl 12經(jīng)由內(nèi)部列地址線120從存儲(chǔ)器控制電路106接收列地址。儲(chǔ)存元件位于陣列108中行124 (字線)和列126 (位線)的每一個(gè)交點(diǎn)處。
[0036]圖3示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)器控制電路106的簡(jiǎn)化框圖。存儲(chǔ)器控制電路106包括具有分別耦接到地址寄存器206、命令寄存器202和鎖存使能電路210的輸出的寄存器使能電路204。在從外部控制器接收到指示后續(xù)是地址描述符的ALE控制信號(hào)104時(shí)，寄存器使能電路204激活使能線PADR(物理地址寄存器)，其使得通過(guò)I/O總線102從外部控制器接收的后續(xù)組塊地址描述符被鎖存到地址寄存器206中。連接到地址寄存器206的鎖存使能電路210隨后激活鎖存使能線X和Y以將存儲(chǔ)在地址寄存器206中的組塊地址鎖存到地址鎖存器212的適當(dāng)行和列鎖存器中。存儲(chǔ)在地址鎖存器212中的組塊(chunk)地址隨后通過(guò)內(nèi)部行地址線118的適當(dāng)?shù)木€提供給行解碼器XDEC110，和通過(guò)內(nèi)部列地址線120的適當(dāng)?shù)木€提供給列解碼器YDEC112。
[0037]在從外部控制器接收到指示后續(xù)是數(shù)據(jù)的控制信號(hào)104時(shí)，即要將數(shù)據(jù)寫入到存儲(chǔ)器陣列108中，寄存器使能電路204激活使能線PDAT (編程數(shù)據(jù)信號(hào))，其使得通過(guò)I/O總線102接收的數(shù)據(jù)組塊被鎖存到數(shù)據(jù)寄存器116中。在從外部控制器接收到指示后續(xù)是命令的CLE控制信號(hào)104時(shí)，寄存器使能電路204激活使能線PCMD (編程命令)，其使得通過(guò)I/O總線102從外部控制器接收的后續(xù)讀取或?qū)懭朊畋绘i存到命令寄存器202中。
[0038]命令解碼器208隨后讀取存儲(chǔ)在命令寄存器202中的命令。如果命令是寫入命令，則命令解碼器208解碼所述命令以激活連接到編程使能電路216的編程線PGM。編程使能電路216接收編程線PGM上的激活信號(hào)和來(lái)自存儲(chǔ)在地址寄存器206中的組塊地址的最高有效位(most significant bit)。然后,編程使能電路216通過(guò)編程使能線123向SA/PR0G電路114傳送信號(hào)，指導(dǎo)SA/PR0G電路114選擇性地激活其操作的編程/驗(yàn)證模式，以將數(shù)據(jù)寄存器116中的數(shù)據(jù)編程到存儲(chǔ)器陣列108中。
[0039]如果命令是讀取命令，則命令解碼器208解碼所述命令以激活連接到感測(cè)使能電路214的感測(cè)線SNS，感測(cè)使能電路214轉(zhuǎn)而通過(guò)感測(cè)使能線122傳送信號(hào)以指導(dǎo)SA/PR0G電路114選擇性地激活其操作的感測(cè)模式，以感測(cè)存儲(chǔ)在存儲(chǔ)器陣列108的鎖存行124 (字線)和鎖存列126(位線)的交點(diǎn)處的儲(chǔ)存元件中的閾值電壓。感測(cè)的結(jié)果被載入數(shù)據(jù)寄存器116，用于外部控制器的后續(xù)讀取。
[0040]在讀取操作期間，外部控制器302向存儲(chǔ)器控制電路106傳送控制信號(hào)104以指導(dǎo)對(duì)應(yīng)于存儲(chǔ)器陣列108中的具體地址、即對(duì)應(yīng)于具體儲(chǔ)存元件或一組儲(chǔ)存元件的硬位和軟位由SA/PR0G電路114感測(cè)，并且被存儲(chǔ)在數(shù)據(jù)寄存器116中。然后，存儲(chǔ)在數(shù)據(jù)寄存器116中的硬位和軟位作為位流通過(guò)I/O總線102傳送到外部控制器302。在一個(gè)實(shí)施例中，外部控制器被定義為對(duì)來(lái)自數(shù)據(jù)寄存器116的位流中接收到的硬位和軟位執(zhí)行錯(cuò)誤校正解碼和/或其他功能。
[0041]在讀取操作期間，通過(guò)感測(cè)陣列108內(nèi)選定的儲(chǔ)存元件而生成硬位和軟位。這些硬位和軟位作為位流從數(shù)據(jù)寄存器116向外部控制器302內(nèi)的錯(cuò)誤校正解碼(ECC)解碼器傳送。ECC解碼器被定義為檢測(cè)和校正硬位和軟位的位流中的錯(cuò)誤，并且生成校正后的最終讀取數(shù)據(jù)輸出。
[0042]每一儲(chǔ)存元件存儲(chǔ)一位數(shù)據(jù)的閃速存儲(chǔ)器被稱為單級(jí)單元(SLC)存儲(chǔ)器。每一儲(chǔ)存元件存儲(chǔ)多于一位數(shù)據(jù)的閃速存儲(chǔ)器被稱為多級(jí)單元(MLC)存儲(chǔ)器。在閃速存儲(chǔ)器100中，陣列108內(nèi)的每一個(gè)儲(chǔ)存元件包括具有控制柵極和浮動(dòng)?xùn)艠O兩者的晶體管。當(dāng)向儲(chǔ)存元件寫入數(shù)據(jù)時(shí)，電子被注入儲(chǔ)存元件的晶體管的浮動(dòng)?xùn)艠O。注入的電子對(duì)抗(oppose)施加于控制柵極的參考電壓。儲(chǔ)存元件的晶體管不會(huì)接通，即導(dǎo)電，除非施加于其控制柵極的參考電壓足夠高以克服在其浮動(dòng)?xùn)艠O上存在的電荷?？梢允┘佑诳刂茤艠O以克服浮動(dòng)?xùn)艠O上的電荷的最低電壓被稱為儲(chǔ)存元件的晶體管的閾值電壓。
[0043]儲(chǔ)存元件的閾值電壓存在于從最小電壓(Vmin)延伸到最大電壓(Vmax)的電壓范圍內(nèi)。儲(chǔ)存元件的閾值電壓范圍被劃分為許多電壓格，其中每一個(gè)電壓格與存儲(chǔ)在儲(chǔ)存元件中的特定位模式對(duì)應(yīng)。在特定電壓格內(nèi)設(shè)置的閾值電壓表示與特定電壓格唯一對(duì)應(yīng)的位模式的存儲(chǔ)。因此，可以由給定儲(chǔ)存元件存儲(chǔ)的位的數(shù)量取決于閾值電壓范圍被劃分的電壓格的數(shù)量。更具體地，存儲(chǔ)η位的儲(chǔ)存元件的閾值電壓范圍被劃分為2η個(gè)電壓格。
[0044]在寫入操作期間，將電壓脈沖施加于儲(chǔ)存元件的晶體管以將電子注入晶體管的儲(chǔ)存元件的浮動(dòng)?xùn)艠O，直到在儲(chǔ)存元件的晶體管內(nèi)建立超過(guò)與要存儲(chǔ)在儲(chǔ)存元件內(nèi)的特定位模式相關(guān)聯(lián)的驗(yàn)證電壓電平的閾值電壓。在讀取操作期間，感測(cè)到的儲(chǔ)存元件的閾值電壓與定義閾值電壓范圍被劃分的電壓格的邊界的參考電壓電平相比較，以便識(shí)別感測(cè)到的閾值電壓存在的電壓格，其轉(zhuǎn)而識(shí)別存儲(chǔ)在儲(chǔ)存元件中的位模式。
[0045]在一個(gè)實(shí)施例中，儲(chǔ)存元件的閾值電壓范圍，即從Vniin到Vniax的電壓范圍，根據(jù)初級(jí)參考電壓的數(shù)量(x-1)被劃分為某一數(shù)量(X)的初級(jí)電壓格。應(yīng)理解，電壓Vmin和Vmax不表示初級(jí)參考電壓。為了容易描述，電壓Vmin和Vmax可以被認(rèn)為分別表示-無(wú)窮和+無(wú)窮。唯一分配給每一個(gè)初級(jí)電壓格的每一個(gè)數(shù)據(jù)位或位模式(patten)被稱為硬位或HB模式。在一些實(shí)施例中，根據(jù)初級(jí)參考電壓劃定的每一個(gè)初級(jí)電壓格可以根據(jù)次級(jí)參考電壓的數(shù)量(y_l)被進(jìn)一步劃分為某一數(shù)量(y)的電壓子格。根據(jù)唯一識(shí)別與給定初級(jí)電壓格對(duì)應(yīng)的每一個(gè)電壓子格所需的軟位的數(shù)量，向給定初級(jí)電壓值內(nèi)的每一個(gè)電壓子格分配唯一軟位(SB)或SB模式。在該方式中，軟位(SB)可以提供關(guān)于感測(cè)到的儲(chǔ)存元件的閾值電壓存在于給定初級(jí)電壓格內(nèi)的何處的信息?？梢杂赏獠靠刂破?02內(nèi)的ECC解碼器使用軟位(SB)以實(shí)現(xiàn)解碼算法，并且?guī)椭R(shí)別通過(guò)I/O總線102接收的哪一個(gè)硬位(HB)需要校正，以及應(yīng)何如校正它們。
[0046]圖4A示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)一位數(shù)據(jù)并對(duì)每一初級(jí)電壓格實(shí)現(xiàn)兩個(gè)電壓子格的存儲(chǔ)器陣列108內(nèi)的儲(chǔ)存元件的示例硬位(HB)和軟位(SB)感測(cè)圖表400。由感測(cè)圖表400表示的儲(chǔ)存元件的閾值電壓范圍根據(jù)單個(gè)初級(jí)參考電壓(VO)被劃分為兩個(gè)初級(jí)電壓格。第一初級(jí)電壓格對(duì)應(yīng)于硬位值O (HB = O)。第二初級(jí)電壓格對(duì)應(yīng)于硬位值I (HB = I)。第一初級(jí)電壓格(HB = O)根據(jù)次級(jí)參考電壓(V(L1)被劃分為兩個(gè)電壓子格I和2，其中分別向電壓子格I和2分配軟位I和O。第二初級(jí)電壓格(HB = I)根據(jù)次級(jí)參考電壓(V0+1)被劃分為兩個(gè)電壓子格3和4，其中分別向電壓子格3和4分配軟位O和I。電壓子格1-4對(duì)應(yīng)于增大的閾值電壓電平。
[0047]在由感測(cè)圖表400表示的儲(chǔ)存元件的讀取操作期間，感測(cè)到儲(chǔ)存元件的閾值電壓，并且識(shí)別閾值電壓存在的電壓子格。參考圖1，與感測(cè)到的閾值電壓存在的電壓子格對(duì)應(yīng)的硬位和軟位從存儲(chǔ)器100的數(shù)據(jù)寄存器116向外部控制器302的ECC解碼器傳送。例如，如果感測(cè)到的閾值電壓存在于電壓子格I內(nèi)，則位流01 (對(duì)應(yīng)于HB = O, SB = I)從存儲(chǔ)器100的數(shù)據(jù)寄存器116向外部控制器302的ECC解碼器傳送。ECC解碼器隨后使用接收到的HB/SB位以確定哪一個(gè)初級(jí)電壓格包括感測(cè)到的儲(chǔ)存元件的閾值電壓，從而在儲(chǔ)存元件中存儲(chǔ)什么數(shù)據(jù)。
[0048]在傳統(tǒng)存儲(chǔ)器設(shè)備中，ECC解碼器假設(shè)在從數(shù)據(jù)寄存器116向外部控制器302內(nèi)的ECC解碼器傳送硬位和軟位的位流期間不發(fā)生傳輸錯(cuò)誤。然而，隨著技術(shù)進(jìn)步，從存儲(chǔ)器100內(nèi)的數(shù)據(jù)寄存器116延伸到外部控制器302內(nèi)的ECC解碼器的數(shù)據(jù)傳輸信道、例如I/O總線102可以變得更快、更小和/或更長(zhǎng)，從而增大通過(guò)數(shù)據(jù)傳輸信道傳送硬位和軟位的位流期間的數(shù)據(jù)錯(cuò)誤的可能性。應(yīng)理解，如果在從存儲(chǔ)器100向ECC解碼器傳送硬位和軟位期間引入錯(cuò)誤，則ECC解碼器可能不經(jīng)意地生成不正確的最終讀取數(shù)據(jù)輸出，其可能引起主機(jī)計(jì)算機(jī)系統(tǒng)303上的操作故障。
[0049]圖4B示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的從根據(jù)圖4A的感測(cè)圖表400操作的儲(chǔ)存元件的讀取操作的傳送位流對(duì)接收位流的概率圖401。在概率圖表401中，圖表401從上到下排列的傳送位流的序列匹配圖表401從左到右排列的接收位流的序列，其根據(jù)增大的感測(cè)到的閾值電壓電平而對(duì)應(yīng)于可能的傳送位流。因此，從圖的左上向右下延伸的對(duì)角線上的一系列單元與從存儲(chǔ)器100的數(shù)據(jù)寄存器116至外部控制器302的ECC解碼器的位流的無(wú)錯(cuò)誤傳輸對(duì)應(yīng)。圖表401內(nèi)的每一個(gè)單元示出從對(duì)應(yīng)的傳送位流獲得對(duì)應(yīng)的接收位流的概率。
[0050]在從存儲(chǔ)器100的數(shù)據(jù)寄存器116向外部控制器302的ECC解碼器傳送位流期間具有單個(gè)錯(cuò)誤位的概率，即位錯(cuò)誤概率，由P表示。例如，對(duì)于從數(shù)據(jù)寄存器116傳送位流01，在ECC解碼器處接收位流OO的概率對(duì)應(yīng)于P，因?yàn)橐晃?，即第二位，錯(cuò)誤。此外，給定接收位流的錯(cuò)誤的總概率等于給定接收位流的位錯(cuò)誤概率的乘積。例如，對(duì)于從數(shù)據(jù)寄存器116傳送位流01，在ECC解碼器處接收位流10的概率對(duì)應(yīng)于p2，因?yàn)閮蓚€(gè)位、即兩位錯(cuò)誤。因此，接收不正確位流的概率等于？2，其中z是接收位流中錯(cuò)誤位的數(shù)量。此外，具有正確接收位流的概率為I減去全部不正確接收位流的發(fā)生概率的總和。例如，在圖表401中，與位流無(wú)錯(cuò)誤傳輸對(duì)應(yīng)的在對(duì)角線上的一系列單元中的每一個(gè)單元示出l-2p-p2的發(fā)生概率。
[0051]一些傳送位流比其他傳送位流具有被ECC解碼器接收并成功解碼的更高的可靠性。例如，在一個(gè)實(shí)施例中，概率圖表401內(nèi)給定傳送位流的接收位流錯(cuò)誤概率中的單調(diào)行為將與ECC解碼器更可靠地解碼傳送位流對(duì)應(yīng)。例如，概率圖表401中傳送位流00的接收位流錯(cuò)誤概率展現(xiàn)關(guān)于正確接收位流00的單調(diào)行為。具體地，接收位流11的概率為p2，其小于接收位流10的概率。因此，對(duì)于ECC解碼功能，這是有利接收位流錯(cuò)誤行為。
[0052]相反，概率圖表401中傳送位流01的接收位流錯(cuò)誤概率展現(xiàn)關(guān)于正確接收位流01的非單調(diào)行為。具體地，接收位流11的概率為P，其大于接收位流10的概率P2，而接收位流10的概率P2小于接收位流00的概率P。因?yàn)榕c接收位模式11相關(guān)聯(lián)的電壓子格對(duì)應(yīng)的電壓大于與接收位模式10相關(guān)聯(lián)的電壓子格對(duì)應(yīng)的電壓，所以接收位流錯(cuò)誤行為相對(duì)于感測(cè)到的閾值電壓電平不是單調(diào)的，其對(duì)于ECC解碼功能是不利的。
[0053]一般來(lái)說(shuō)，不可能將硬位和軟位分別分配給各種初級(jí)電壓格和電壓子格，以獲得對(duì)于全部傳送位流對(duì)接收位流行為完全良好的概率圖。也就是說(shuō)，總是存在相對(duì)于它們對(duì)應(yīng)的接收位流發(fā)生概率具有更不理想行為的一些傳送位流。這些位流在下文中被稱為更不可靠地解碼的位流。并且，以互補(bǔ)方式存在相對(duì)于它們對(duì)應(yīng)的接收位流發(fā)生概率具有更優(yōu)選行為的一些傳送位流。這些位流在下文中被稱為更可靠地解碼的位流。
[0054]在一個(gè)實(shí)施例中，在存儲(chǔ)器100讀取操作期間可能存在通過(guò)I/O總線102比其他位流更頻繁傳送的一個(gè)或多個(gè)位流。在該實(shí)施例中，希望那些更頻繁傳送的位流是更可靠地解碼的位流。為此，根據(jù)本發(fā)明的一個(gè)實(shí)施例，在通過(guò)I/o總線102傳送之前，在存儲(chǔ)器100的輸出處將更不可靠地解碼的更頻繁傳送的位流混淆為更可靠地解碼的另一傳送位流。然后，在到達(dá)外部控制器302時(shí)，將混淆的傳送位流去混淆為其原始位流表示。
[0055]例如，關(guān)于圖4B，考慮傳送位流01比位流00更頻繁地傳送。此外,注意更頻繁傳送的位流01由于作為感測(cè)到的閾值電壓電平的函數(shù)的其接收位流的非單調(diào)行為而更不可靠地解碼。此外，注意傳送位流00由于作為感測(cè)到的閾值電壓電平的函數(shù)的其接收位流的單調(diào)行為而更可靠地解碼。在該情況下，傳送位流01可以在通過(guò)I/O總線102傳送之前在存儲(chǔ)器100的輸出處被混淆為位流00。對(duì)應(yīng)地，傳送位流00將被混淆為位流01。以該方式，更重要的位流01通過(guò)I/O總線102以位流00的混淆形式傳送。然后，在外部控制器302處接收時(shí)，接收位流00在由ECC解碼器處理之前被去混淆回位流01。因此，更重要的位流01將在更可靠地解碼的位流的混淆之下傳送。此外，關(guān)于圖4B，如果傳送位流11比位流10更重要，例如更頻繁傳送，則反過(guò)來(lái)，位流11可以在更可靠地傳送的位流10的混淆之下傳送。
[0056]圖5A示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的其中在存儲(chǔ)器100和外部控制器302之間實(shí)現(xiàn)混淆模塊501和去混淆模塊503的閃速存儲(chǔ)器設(shè)備500的高層級(jí)示意性框圖?；煜K501被定義和連接以在通過(guò)I/O總線102傳送之前將從存儲(chǔ)器100內(nèi)的數(shù)據(jù)寄存器116發(fā)出的更重要和更不可靠地解碼的位流混淆為更可靠地解碼的位流。以互補(bǔ)方式，去混淆模塊503被定義和連接以在向外部控制器302內(nèi)的ECC解碼器提交之前將通過(guò)I/O總線102接收的位流去混淆回其原始形式?；煜K501和去混淆模塊503被定義為根據(jù)共同混淆/去混淆算法操作，使得去混淆模塊503被預(yù)定義/預(yù)編程以復(fù)原由混淆模塊501執(zhí)行的混淆。
[0057]在一個(gè)實(shí)施例中，混淆模塊501被定為在存儲(chǔ)器100外部在數(shù)據(jù)寄存器116和I/O總線102之間。在另一實(shí)施例中，混淆模塊501被定義為在數(shù)據(jù)寄存器116和至I/O總線102的連接之間的存儲(chǔ)器100內(nèi)部。此外，在一個(gè)實(shí)施例中，去混淆模塊503被定位為在ECC解碼器和I/O總線102之間的外部控制器302外部。在另一實(shí)施例中，去混淆模塊503被定位為在ECC解碼器和至I/O總線102的連接之間外部控制器302內(nèi)部。此外，在一個(gè)實(shí)施例中，混淆模塊501被定義為在數(shù)據(jù)寄存器116和I/O總線102之間存儲(chǔ)器100外部，并且去混淆模塊503被定位為在ECC解碼器和至I/O總線102的連接之間外部控制器302內(nèi)部，。在再一實(shí)施例中，混淆模塊501被定義為在數(shù)據(jù)寄存器116和至I/O總線102的連接之間存儲(chǔ)器100內(nèi)部，并且去混淆模塊503被定位為在ECC解碼器和I/O總線102之間外部控制器302外部。圖5B示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的其中混淆模塊被定義在存儲(chǔ)器100內(nèi)部，并且其中去混淆模塊503被定義在外部控制器302內(nèi)部的閃速存儲(chǔ)器設(shè)備500A的高層級(jí)示意性框圖。
[0058]在一個(gè)實(shí)施例中，混淆模塊501被定義為以硬接線方式實(shí)現(xiàn)規(guī)定的位流混淆規(guī)貝丨J，使得對(duì)于從存儲(chǔ)器100的數(shù)據(jù)寄存器116傳送到I/O總線102上的每一個(gè)位流自動(dòng)執(zhí)行規(guī)定的位流混淆規(guī)則。在另一實(shí)施例中，混淆模塊501被定義為其中可以按需編程和重新編程規(guī)定的位流混淆規(guī)則的可編程模塊。在該實(shí)施例中，混淆模塊501可以被定義為包括用于保留已編程的位流混淆規(guī)則的持久性儲(chǔ)存器。應(yīng)理解，在上面提及的實(shí)施例中，規(guī)定的位流混淆規(guī)則指示將哪一個(gè)位流混淆以用于傳送以及如何將那些位流混淆。
[0059]在一個(gè)實(shí)施例中，去混淆模塊503被定義為以硬接線方式實(shí)現(xiàn)規(guī)定的位流去混淆規(guī)則，使得對(duì)于在外部控制器302處從I/O總線102接收到的每一個(gè)位流自動(dòng)執(zhí)行規(guī)定的位流去混淆規(guī)則。在另一實(shí)施例中，去混淆模塊503被定義為其中可以按需編程和重新編程規(guī)定的位流去混淆規(guī)則的可編程模塊。在該實(shí)施例中，去混淆模塊503可以被定義為包括用于保留已編程的位流去混淆規(guī)則的持久性儲(chǔ)存器。應(yīng)理解，在上面提及的實(shí)施例中，規(guī)定的位流去混淆規(guī)則指示在從I/O總線102接收時(shí)將哪一個(gè)位流去混淆以及如何將那些位流去混淆。此外，應(yīng)理解，不論如何實(shí)現(xiàn)混淆模塊501和去混淆模塊503，即以硬接線方式或可編程方式，混淆模塊501和去混淆模塊503每一個(gè)被定義為實(shí)現(xiàn)互補(bǔ)的規(guī)定的位流取/去混淆規(guī)則，使得由混淆模塊501混淆的任何位流將由去混淆模塊503正確去混淆。
[0060]在一個(gè)實(shí)施例中，混淆模塊501和去混淆模塊503兩者被定義為其中可以分別按需編程和重新編程規(guī)定的位流混淆和去混淆規(guī)則的可編程模塊。在該實(shí)施例中，混淆模塊501和去混淆模塊503可以在兩種模式中的任一種中操作，其中第一模式為沒(méi)有應(yīng)用混淆/去混淆，而第二模式應(yīng)用規(guī)定的位流混淆/去混淆規(guī)則。
[0061]應(yīng)理解，上面描述的位流混淆和去混淆方法可以使用更先進(jìn)的儲(chǔ)存元件操作實(shí)現(xiàn)。例如，圖6A示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)一位數(shù)據(jù)并對(duì)每一初級(jí)電壓格實(shí)現(xiàn)四個(gè)電壓子格的存儲(chǔ)器陣列108內(nèi)的儲(chǔ)存元件的示例硬位(HB)和軟位(SB)感測(cè)圖表600。由感測(cè)圖表600表示的儲(chǔ)存元件的閾值電壓范圍根據(jù)單個(gè)初級(jí)參考電壓(VO)被劃分為兩個(gè)初級(jí)電壓格。第一初級(jí)電壓格對(duì)應(yīng)于硬位值O (HB = O)。第二初級(jí)電壓格對(duì)應(yīng)于硬位值I (HB = I)。第一初級(jí)電壓格(HB = O)根據(jù)次級(jí)參考電壓(VO+ V0_2、V0_3)被劃分為四個(gè)電壓子格1、2、3、4。分別向電壓子格1、2、3和4分配軟位11、10、01和00。第二初級(jí)電壓格(HB = I)根據(jù)次級(jí)參考電壓(V0+1、V0+2、V0+3)被劃分為四個(gè)電壓子格5、6、7、8。分別向電壓子格5、6、7和8分配軟位00、01、10和11。電壓子格1_8對(duì)應(yīng)于增大的閾值電壓電平。
[0062]在由感測(cè)圖表600表示的儲(chǔ)存元件的讀取操作期間，感測(cè)到儲(chǔ)存元件的閾值電壓，并且識(shí)別閾值電壓存在的電壓子格。與感測(cè)到的閾值電壓存在的電壓子格對(duì)應(yīng)的硬位和軟位從存儲(chǔ)器100的數(shù)據(jù)寄存器116向外部控制器302的ECC解碼器傳送。例如，如果感測(cè)到的閾值電壓存在于電壓子格3內(nèi)，則位流001 (對(duì)應(yīng)于HB = O, SB = 01)從存儲(chǔ)器100的數(shù)據(jù)寄存器116向外部控制器302的ECC解碼器傳送。ECC解碼器隨后使用接收到的HB/SB位以確定哪一個(gè)初級(jí)電壓格包括感測(cè)到的儲(chǔ)存元件的閾值電壓，從而在儲(chǔ)存元件中存儲(chǔ)什么數(shù)據(jù)。
[0063]圖6B示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的從根據(jù)圖6A的感測(cè)圖表600操作的儲(chǔ)存元件的讀取操作的傳送位流對(duì)接收位流的概率圖表601。在概率圖表601中，圖表601從上到下排列的傳送位流的序列匹配圖表601從左到右排列的接收位流的序列，其根據(jù)增大的感測(cè)到的閾值電壓電平而對(duì)應(yīng)于可能的傳送位流。因此，從圖的左上向右下延伸的對(duì)角線上的一系列單元與從存儲(chǔ)器100的數(shù)據(jù)寄存器116至外部控制器302的ECC解碼器的位流的無(wú)錯(cuò)誤傳輸對(duì)應(yīng)。圖表601內(nèi)的每一個(gè)單元示出從對(duì)應(yīng)的傳送位流獲得對(duì)應(yīng)的接收位流的概率。
[0064]與圖4B的概率圖表401相同，在概率圖表601中位錯(cuò)誤概率也由P表示。此外，接收不正確位流的概率等于Pz，其中Z是接收位流中錯(cuò)誤位的數(shù)量。此外，具有正確接收位流的概率為I減去全部不正確接收位流的發(fā)生概率的總和。在圖表601中，與位流無(wú)錯(cuò)誤傳輸對(duì)應(yīng)的在對(duì)角線上的一系列單元中的每一個(gè)單元示出l-3p-3p2-p3的發(fā)生概率。
[0065]概率圖表601示出傳送位流000和100中的每一個(gè)的接收位流錯(cuò)誤概率分別展現(xiàn)關(guān)于其正確接收位流000和100的單調(diào)行為。相反，概率圖表601中其他傳送位流中的每一個(gè)的接收位流錯(cuò)誤概率展現(xiàn)關(guān)于正確接收位流的非單調(diào)行為。因此，傳送位流000和100相對(duì)于它們的對(duì)應(yīng)接收位流發(fā)生概率具有更優(yōu)選的行為，并且被稱為更可靠地解碼的位流。在圖6A-6B的實(shí)施例中，混淆模塊501可以被定義為將更不可靠地解碼的更頻繁傳送的位流混淆為位流000或100，位流000或100中的每一個(gè)被更可靠地解碼。對(duì)應(yīng)地，去混淆模塊503可以被定義為在位流到達(dá)外部控制器302時(shí)去混淆位流。
[0066]在一些實(shí)施例中，如這里關(guān)于圖4A-4B和6A-6B討論的，更可靠地解碼的位流可以展現(xiàn)單調(diào)行為。在其他實(shí)施例中，更可靠地解碼的位流可以滿足除了接收位流錯(cuò)誤概率的單調(diào)行為之外的標(biāo)準(zhǔn)。例如，在一個(gè)實(shí)施例中，更可靠地解碼的位流可以與映射為其中硬位錯(cuò)誤概率等于主導(dǎo)概率項(xiàng)(dominant probability term)的更少數(shù)量的接收位流的傳送位流對(duì)應(yīng)。此外,在一個(gè)實(shí)施例中,可以根據(jù)要通過(guò)I/O總線102傳送的位流的復(fù)雜性確定哪一個(gè)傳送位流被更可靠地解碼。
[0067]圖7A示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)八位數(shù)據(jù)的存儲(chǔ)器陣列108內(nèi)的儲(chǔ)存元件的示例硬位(HB)和軟位(SB)感測(cè)圖表700。由圖7A的感測(cè)圖表700表示的儲(chǔ)存元件對(duì)外部初級(jí)電壓格(HB = OOO和HB = 101)實(shí)現(xiàn)三個(gè)電壓子格，并且對(duì)內(nèi)部初級(jí)電壓格(HB = 001，HB = 010，HB = 011，HB = 111，HB = 110，HB = 100)實(shí)現(xiàn)五個(gè)電壓子格。由感測(cè)圖表700表示的儲(chǔ)存元件的閾值電壓范圍根據(jù)七個(gè)初級(jí)參考電壓(VO1, VO2, VO3, VO4,VO5, VO6, VO7)被劃分為八個(gè)初級(jí)電壓格。八個(gè)初級(jí)電壓格分別對(duì)應(yīng)于硬位值HB = 000、HB=001，HB = 010，HB = 011，HB = 111，HB = 110，HB = 100 和 HB = 101。
[0068]第一初級(jí)電壓格(HB = 000)根據(jù)次級(jí)參考電壓(VOw和VO1J被劃分為三個(gè)電壓子格1、2和3。分別向電壓子格1、2和3分配軟位111、101、001。
[0069]第二初級(jí)電壓格(HB = 001)根據(jù)次級(jí)參考電壓(VO^VO^VOh和V02_2)被劃分為五個(gè)電壓子格4、5、6、7和8。分別向電壓子格4、5、6、7和8分配軟位001、101、111、110和 010。[0070]第三初級(jí)電壓格(HB = 010)根據(jù)次級(jí)參考電壓(V02+1、VO^ViV1和V03_2)被劃分為五個(gè)電壓子格9、10、11、12和13。分別向電壓子格9、10、11、12和13分配軟位010、110、
111,101 和 001。
[0071]第四初級(jí)電壓格(HB = 011)根據(jù)次級(jí)參考電壓(V03+1、V03+2、VO4^1和V04_2)被劃分為五個(gè)電壓子格14、15、15、17和18。分別向電壓子格14、15、15、17和18分配軟位001、101、100、110 和 111。
[0072]第五初級(jí)電壓格(HB = 111)根據(jù)次級(jí)參考電壓(V04+1、V04+2、VO5^1和V05_2)被劃分為五個(gè)電壓子格19、20、21、22和23。分別向電壓子格19、20、21、22和23分配軟位111、110、100、101和 001。
[0073]第六初級(jí)電壓格(HB = 110)根據(jù)次級(jí)參考電壓(V05+1、V05+2、VO6^1和V06_2)被劃分為五個(gè)電壓子格24、25、26、27和28。分別向電壓子格24、25、26、27和28分配軟位001、101、100、110 和 111。
[0074]第七初級(jí)電壓格(HB = 100)根據(jù)次級(jí)參考電壓(V06+1、V06+2、VO7^1和V07_2)被劃分為五個(gè)電壓子格29、30、31、32和33。分別向電壓子格29、30、31、32和33分配軟位111、110、100、101和 001。
[0075]第八初級(jí)電壓格(HB = 101)根據(jù)次級(jí)參考電壓(V07+1和V07+2)被劃分為三個(gè)電壓子格34、35和36。分別向電壓子格34、35和36分配軟位001、101和100。電壓子格1_36對(duì)應(yīng)于增大的閾值電壓電平。
[0076]在由感測(cè)圖表700表示的儲(chǔ)存元件的讀取操作期間，感測(cè)到儲(chǔ)存元件的閾值電壓，并且識(shí)別閾值電壓存在的電壓子格。與感測(cè)到的閾值電壓存在的電壓子格對(duì)應(yīng)的硬位和軟位從存儲(chǔ)器100的數(shù)據(jù)寄存器116向外部控制器302的ECC解碼器傳送。例如，如果感測(cè)到的閾值電壓存在于電壓子格21內(nèi)，則位流111100(對(duì)應(yīng)于HB = 111，SB = 100)從存儲(chǔ)器100的數(shù)據(jù)寄存器116向外部控制器302的ECC解碼器傳送。ECC解碼器隨后使用接收到的HB/SB位以確定哪一個(gè)初級(jí)電壓格包括感測(cè)到的儲(chǔ)存元件的閾值電壓，從而在儲(chǔ)存兀件中存儲(chǔ)什么數(shù)據(jù)。
[0077]圖7B示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的從根據(jù)圖7A的感測(cè)圖表700操作的儲(chǔ)存元件的讀取操作的傳送位流對(duì)接收位流的概率圖701。在概率圖表701中，圖表701從上到下排列的傳送位流的序列匹配圖表701從左到右排列的接收位流的序列，其根據(jù)增大的感測(cè)到的閾值電壓電平而對(duì)應(yīng)于可能的傳送位流。因此，從圖的左上向右下延伸的對(duì)角線上的一系列單元與從存儲(chǔ)器100的數(shù)據(jù)寄存器116至外部控制器302的ECC解碼器的位流的無(wú)錯(cuò)誤傳輸對(duì)應(yīng)。
[0078]圖表701內(nèi)的每一個(gè)單元示出從對(duì)應(yīng)的傳送位流獲得對(duì)應(yīng)的接收位流的概率。在概率圖表701中，位錯(cuò)誤概率由P表示。此外,接收不正確位流的概率等于Pz,其中z是接收位流中錯(cuò)誤位的數(shù)量。此外,具有正確接收位流的概率、由EQ表示，為I減去發(fā)生全部不正確接收位流的概率的總和。
[0079]概率圖表701示出在遠(yuǎn)離正確接收位流概率(EQ)的每一個(gè)方向上傳送位流沒(méi)有一個(gè)具有單調(diào)變化的接收位流錯(cuò)誤概率。因此，在具有圖7A-7B中表示的儲(chǔ)存元件操作的復(fù)雜性和要通過(guò)I/O總線102傳送對(duì)應(yīng)地復(fù)雜位流的情況下，圖7A-7B表示如下示例實(shí)施例，其中更可靠地解碼的位流可以基于映射為更少數(shù)量的接收位流的傳送位流而確定的，在該更少數(shù)量的接收位流中，與接收位流錯(cuò)誤概率中的單純單調(diào)行為相比硬位錯(cuò)誤概率等于主導(dǎo)概率項(xiàng)。更具體地，在一個(gè)實(shí)施例中，具有單個(gè)硬位錯(cuò)誤并且沒(méi)有軟位錯(cuò)誤的最低總概率的傳送位流可以被指定為更可靠地解碼的位流。
[0080]圖7C示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的其中對(duì)于每一傳送位流、即對(duì)于每一行，硬位錯(cuò)誤概率為(P)、即主導(dǎo)錯(cuò)誤概率項(xiàng)的情況的數(shù)量(Np)的圖表703。關(guān)于圖7C，情況的數(shù)量(Np)表示對(duì)于給定傳送位流接收位流的數(shù)量。如圖表703中所示，與行8和9對(duì)應(yīng)的傳送位流[001010]和[010010]具有其中硬位錯(cuò)誤概率為(P)的最少數(shù)量的情況，從而被指定為更可靠地解碼的位流。在圖7A-7C的實(shí)施例中，混淆模塊501可以被定義為將更不可靠地解碼的更頻繁傳送的位流混淆為任一位流[001010]和[010010]，位流[001010]和[010010]中的每一個(gè)被更可靠地解碼。對(duì)應(yīng)地，去混淆模塊503可以被定義為在位流到達(dá)外部控制器302時(shí)將位流去混淆。
[0081]鑒于上文，應(yīng)理解，根據(jù)本發(fā)明的一個(gè)實(shí)施例，混淆模塊501和去混淆模塊503 —起形成用于在存儲(chǔ)器系統(tǒng)中為位流混淆的系統(tǒng)?；煜K501被定義和連接以接收要通過(guò)數(shù)據(jù)總線102從存儲(chǔ)器100向存儲(chǔ)器100的外部控制器302傳送的第一位流。在一個(gè)實(shí)施例中，混淆模塊501被定義和連接以從存儲(chǔ)器100的數(shù)據(jù)寄存器116接收第一位流。混淆模塊501被定義和連接以將第一位流混淆為第二位流，并且代替第一位流通過(guò)數(shù)據(jù)總線102傳送第二位流。去混淆模塊503被定義和連接以在外部控制器302從數(shù)據(jù)總線102接收第二位流。去混淆模塊503被定義和連接以將接收到的第二位流去混淆回第一位流，并且向外部控制器302提供第一位流用于處理。在一個(gè)實(shí)施例中，去混淆模塊503被定義和連接以向存儲(chǔ)器100的外部控制器302內(nèi)的錯(cuò)誤校正碼解碼器提供第一位流。
[0082]在一個(gè)實(shí)施例中，如關(guān)于圖5A討論的，混淆模塊501被定義為存儲(chǔ)器100外部的單獨(dú)的電路。在另一實(shí)施例中，如關(guān)于圖5B討論的，混淆模塊501被定義為存儲(chǔ)器100內(nèi)部的電路。在一個(gè)實(shí)施例中，如關(guān)于圖5A討論的，去混淆模塊503被定義為外部控制器302外部的單獨(dú)的電路。在另一實(shí)施例中，如關(guān)于圖5B討論的，去混淆模塊503被定義為外部控制器302內(nèi)部的電路。
[0083]在一個(gè)實(shí)施例中，混淆模塊501被定義為使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定混淆使能條件、即混淆使能或混淆禁止的數(shù)據(jù)來(lái)編程。在另一實(shí)施例中，每次第一位流要通過(guò)數(shù)據(jù)總線102從存儲(chǔ)器100向外部控制器302傳送時(shí)，混淆模塊501被硬接線以將第一位流混淆為第二位流。[0084]在一個(gè)實(shí)施例中，去混淆模塊503被定義為使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定去混淆使能條件的數(shù)據(jù)，即去混淆使能或混淆禁止，編程。在另一實(shí)施例中，每次第二位流在外部控制器302處從數(shù)據(jù)總線102接收到時(shí)，去混淆模塊503被硬接線(hard-wired)以將第二位流去混淆回第一位流。
[0085]在一個(gè)實(shí)施例中，第一位流是從存儲(chǔ)器100向外部控制器302更頻繁傳送的位流，并且第二位流與第一位流相比由外部控制器302處的錯(cuò)誤校正碼解碼器更可靠地解碼。在該實(shí)施例的一個(gè)版本中，第一位流與作為儲(chǔ)存元件閾值電壓電平的函數(shù)的非單調(diào)變化的接收位流錯(cuò)誤發(fā)生概率相關(guān)聯(lián)。此外，在該實(shí)施例中，第二位流與作為儲(chǔ)存元件閾值電壓電平的函數(shù)的單調(diào)變化的接收位流錯(cuò)誤發(fā)生概率相關(guān)聯(lián)。在另一實(shí)施例中，第二位流與映射為更少數(shù)量的接收位流的傳送位流對(duì)應(yīng)，在該更少數(shù)量的接收位流中，硬位錯(cuò)誤概率等于主導(dǎo)概率項(xiàng)。
[0086]此外，鑒于上文，應(yīng)理解本發(fā)明可以實(shí)施為存儲(chǔ)器系統(tǒng)500/500A。在一個(gè)實(shí)施例中，存儲(chǔ)器系統(tǒng)500/500A是閃速存儲(chǔ)器系統(tǒng)。存儲(chǔ)器系統(tǒng)500/500A包括存儲(chǔ)器陣列108、數(shù)據(jù)寄存器116、混淆模塊501、數(shù)據(jù)總線102、去混淆模塊503和外部控制器302，以及這里討論的其他存儲(chǔ)器系統(tǒng)500/500A組件。數(shù)據(jù)寄存器116被定義和連接以從存儲(chǔ)器陣列108接收和存儲(chǔ)第一位流?；煜K501被定義和連接以從數(shù)據(jù)寄存器116接收第一位流，并且將第一位流混淆為第二位流?；煜K501還被定義和連接以代替第一位流通過(guò)數(shù)據(jù)總線102傳送第二位流。
[0087]數(shù)據(jù)總線102被連接以接收從混淆模塊501傳送的第二位流。去混淆模塊503被連接以接收通過(guò)數(shù)據(jù)總線102從混淆模塊501傳送的第二位流，并且將第二位流去混淆回第一位流。外部控制器302包括被連接以從去混淆模塊503接收第一位流的錯(cuò)誤校正碼解碼器。在一個(gè)實(shí)施例中，第一位流是從存儲(chǔ)器100向外部控制器302更頻繁傳送的位流，并且第二位流與第一位流相比由外部控制器302處的錯(cuò)誤校正碼解碼器更可靠地解碼。
[0088]在一個(gè)實(shí)施例中，每次第一位流要通過(guò)數(shù)據(jù)總線102傳送時(shí)，混淆模塊501被硬接線以將第一位流混淆為第二位流。此外，在一個(gè)實(shí)施例中，每次第二位流從數(shù)據(jù)總線102接收到時(shí)，去混淆模塊503被硬接線以將第二位流去混淆回第一位流。在再一實(shí)施例中，混淆和去混淆模塊501/503中的每一個(gè)被定義為使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定混淆和去混淆使能條件的數(shù)據(jù)編程。
[0089]圖8示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的用于操作存儲(chǔ)器系統(tǒng)的方法。所述方法包括用于從存儲(chǔ)器陣列中的儲(chǔ)存元件讀取第一位流的操作801。所述方法還包括用于將第一位流混淆為第二位流的操作803。所述方法還包括用于代替第一位流通過(guò)數(shù)據(jù)總線向外部存儲(chǔ)器控制器傳送第二位流的操作805。所述方法還包括用于在第二位流到達(dá)外部存儲(chǔ)器控制器時(shí)將第二位流去混淆回第一位流的操作807。此外，所述方法還包括用于向外部存儲(chǔ)器控制器處的錯(cuò)誤校正碼解碼器提供第一位流的操作809。
[0090]在一個(gè)實(shí)施例中，第一位流是從存儲(chǔ)器向外部控制器更頻繁傳送的位流，并且第二位流與第一位流相比由外部控制器處的錯(cuò)誤校正碼解碼器更可靠地解碼。在該實(shí)施例的一個(gè)版本中，第一位流與作為儲(chǔ)存元件閾值電壓電平的函數(shù)的非單調(diào)變化的接收位流錯(cuò)誤發(fā)生概率相關(guān)聯(lián)，此外，第二位流與作為儲(chǔ)存元件閾值電壓電平的函數(shù)的單調(diào)變化的接收位流錯(cuò)誤發(fā)生概率相關(guān)聯(lián)。在另一實(shí)施例中，第二位流與映射為更少數(shù)量的接收位流的傳送位流對(duì)應(yīng),在更少數(shù)量的接收位流中,硬位錯(cuò)誤概率等于主導(dǎo)概率項(xiàng)。
[0091]在一個(gè)實(shí)施例中，所述方法還可以包括用于使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定混淆使能條件的數(shù)據(jù)而編程混淆模塊的操作。此外，在一個(gè)實(shí)施例中，所述方法可以包括用于使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定混淆使能條件的數(shù)據(jù)而編程去混淆模塊的操作。
[0092]這里描述的本發(fā)明可以被實(shí)現(xiàn)為計(jì)算機(jī)可讀介質(zhì)上的計(jì)算機(jī)可讀代碼。例如，計(jì)算機(jī)可讀代碼可以包括其中存儲(chǔ)與混淆模塊501和/或去混淆模塊503對(duì)應(yīng)的一個(gè)或多個(gè)布局的一個(gè)或多個(gè)布局?jǐn)?shù)據(jù)文件。這里提及的計(jì)算機(jī)可讀介質(zhì)是可以存儲(chǔ)其后可以由計(jì)算機(jī)系統(tǒng)讀取的數(shù)據(jù)的任何數(shù)據(jù)儲(chǔ)存介質(zhì)。計(jì)算機(jī)可讀介質(zhì)的示例包括硬盤驅(qū)動(dòng)器、網(wǎng)絡(luò)附加儲(chǔ)存器(NAS)、只讀存儲(chǔ)器、隨機(jī)存取存儲(chǔ)器、CD-ROM、CD-R、CS-RW、固態(tài)數(shù)字?jǐn)?shù)據(jù)儲(chǔ)存設(shè)備、磁帶和其他光學(xué)和非光學(xué)數(shù)據(jù)儲(chǔ)存設(shè)備。計(jì)算機(jī)可讀介質(zhì)還可以分布在耦接的計(jì)算機(jī)系統(tǒng)的網(wǎng)絡(luò)上，使得以分布式方式存儲(chǔ)和執(zhí)行計(jì)算機(jī)可讀代碼。
[0093]這里描述的形成本發(fā)明的部分的任何操作是有用的機(jī)器操作。本發(fā)明還涉及用于執(zhí)行這些操作的設(shè)備或裝置。所述裝置可以為了所需的目的專門構(gòu)造，諸如專用計(jì)算機(jī)。當(dāng)定義為專用計(jì)算機(jī)時(shí)，所述計(jì)算機(jī)還可以執(zhí)行不是專用目的的部分的其他處理、程序執(zhí)行或例程，而仍然能夠?yàn)榱藢Ｓ媚康亩僮鳌？商鎿Q地，所述操作可以由通過(guò)存儲(chǔ)在計(jì)算機(jī)存儲(chǔ)器、高速緩沖存儲(chǔ)器中或通過(guò)網(wǎng)絡(luò)獲得的一個(gè)或多個(gè)計(jì)算機(jī)程序選擇性地激活或配置的通用計(jì)算機(jī)處理。當(dāng)通過(guò)網(wǎng)絡(luò)獲得數(shù)據(jù)時(shí)，所述數(shù)據(jù)可以由網(wǎng)絡(luò)上的其他計(jì)算機(jī)、例如云計(jì)算資源處理。
[0094]本發(fā)明的實(shí)施例還可以被定義為將數(shù)據(jù)從一個(gè)狀態(tài)轉(zhuǎn)換為另一狀態(tài)的機(jī)器。所述數(shù)據(jù)可以表示可以被表示為電子信號(hào)和電子操縱數(shù)據(jù)的物品。在一些情況下，可以在顯示器上可視地描繪轉(zhuǎn)換后的數(shù)據(jù)，表示從數(shù)據(jù)轉(zhuǎn)換產(chǎn)生的物理對(duì)象。轉(zhuǎn)換后的數(shù)據(jù)通?？梢员４娴絻?chǔ)存器，或者可以是使能物理和有形對(duì)象的構(gòu)造或描繪的特定形式。在一些實(shí)施例中，可以由處理器執(zhí)行操縱。在這種示例中，處理器從而將數(shù)據(jù)從一種事物轉(zhuǎn)換為另一種事物。更進(jìn)一步地，所述方法可以由可以通過(guò)網(wǎng)絡(luò)連接的一個(gè)或多個(gè)機(jī)器或處理器執(zhí)行。每一個(gè)機(jī)器可以將數(shù)據(jù)從一個(gè)狀態(tài)或事物轉(zhuǎn)換為另一狀態(tài)或事物，并且還可以處理數(shù)據(jù)、將數(shù)據(jù)保存到儲(chǔ)存器、通過(guò)網(wǎng)絡(luò)傳送數(shù)據(jù)、顯示結(jié)果或向另一機(jī)器傳送結(jié)果。
[0095]進(jìn)一步地，應(yīng)理解，如這里討論的混淆模塊501和/或去混淆模塊503可以被制造為半導(dǎo)體或芯片的部分。在諸如集成電路和存儲(chǔ)器單元等的半導(dǎo)體設(shè)備的制造中，執(zhí)行一系列制造操作以定義半導(dǎo)體晶片上的功能。晶片包括在硅襯底上定義的多級(jí)結(jié)構(gòu)形式的集成電路設(shè)備。在襯底級(jí)，形成具有擴(kuò)散區(qū)的晶體管器件。在后續(xù)級(jí)中，互連金屬線被圖案化并且電連接到晶體管器件以定義希望的集成電路器件。此外，圖案化的導(dǎo)電層通過(guò)電介質(zhì)材料與其他導(dǎo)電層絕緣。
[0096]雖然根據(jù)若干實(shí)施例描述了本發(fā)明，將理解本領(lǐng)域技術(shù)人員在閱讀上述說(shuō)明書和研究附圖時(shí)將實(shí)現(xiàn)各種改變、增添、置換及其等效物。因此，本發(fā)明意圖包括落入本發(fā)明的真正精神和范圍內(nèi)的全部這種改變、增添、置換及其等效物。
【權(quán)利要求】
1.一種用于在存儲(chǔ)器系統(tǒng)中的位流混淆的系統(tǒng)，包括: 混淆模塊，其被定義和連接以接收通過(guò)數(shù)據(jù)總線從存儲(chǔ)器向存儲(chǔ)器的外部控制器傳送的第一位流，所述混淆模塊被定義和連接以將第一位流混淆為第二位流，并且代替第一位流通過(guò)數(shù)據(jù)總線傳送第二位流；以及 去混淆模塊，其被定義和連接以在外部控制器從數(shù)據(jù)總線接收第二位流，所述去混淆模塊被定義和連接以將接收到的第二位流去混淆回第一位流，并且向外部控制器提供第一位流用于處理。
2.如權(quán)利要求1所述的系 統(tǒng)，其中所述混淆模塊被定義和連接以從存儲(chǔ)器的數(shù)據(jù)寄存器接收第一位流。
3.如權(quán)利要求1所述的系統(tǒng)，其中所述混淆模塊被定義為存儲(chǔ)器外部的單獨(dú)的電路。
4.如權(quán)利要求1所述的系統(tǒng)，其中所述混淆模塊被定義為存儲(chǔ)器內(nèi)部的電路。
5.如權(quán)利要求1所述的系統(tǒng)，其中所述去混淆模塊被定義和連接以向存儲(chǔ)器的外部控制器內(nèi)的錯(cuò)誤校正碼解碼器提供第一位流。
6.如權(quán)利要求1所述的系統(tǒng)，其中所述去混淆模塊被定義為外部控制器外部的單獨(dú)的電路。
7.如權(quán)利要求1所述的系統(tǒng)，其中所述去混淆模塊被定義為外部控制器內(nèi)部的電路。
8.如權(quán)利要求1所述的系統(tǒng)，其中所述混淆模塊被定義為使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定混淆使能條件的數(shù)據(jù)編程。
9.如權(quán)利要求1所述的系統(tǒng)，其中每次第一位流要通過(guò)數(shù)據(jù)總線從存儲(chǔ)器向外部控制器傳送時(shí)，混淆模塊被硬接線以將第一位流混淆為第二位流。
10.如權(quán)利要求1所述的系統(tǒng)，其中所述去混淆模塊被定義為使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定去混淆使能條件的數(shù)據(jù)的編程。
11.如權(quán)利要求1所述的系統(tǒng)，其中每次第二位流在外部控制器處從數(shù)據(jù)總線接收到時(shí)，去混淆模塊被硬接線以將第二位流去混淆回第一位流。
12.如權(quán)利要求1所述的系統(tǒng)，其中第一位流是從存儲(chǔ)器向外部控制器更頻繁傳送的位流，并且其中第二位流與第一位流相比由外部控制器處的錯(cuò)誤校正碼解碼器更可靠地解碼。
13.如權(quán)利要求12所述的系統(tǒng)，其中第一位流與作為儲(chǔ)存元件閾值電壓電平的函數(shù)的非單調(diào)變化的接收位流錯(cuò)誤發(fā)生概率相關(guān)聯(lián)，并且其中第二位流與作為儲(chǔ)存元件閾值電壓電平的函數(shù)的單調(diào)變化的接收位流錯(cuò)誤發(fā)生概率相關(guān)聯(lián)。
14.如權(quán)利要求12所述的系統(tǒng)，其中第二位流與映射為其中硬位錯(cuò)誤概率等于主導(dǎo)概率項(xiàng)的更少數(shù)量的接收位流的傳送位流對(duì)應(yīng)。
15.—種存儲(chǔ)器系統(tǒng),包括: 存儲(chǔ)器陣列； 數(shù)據(jù)寄存器，其被定義和連接以從存儲(chǔ)器陣列接收和存儲(chǔ)第一位流； 混淆模塊，其被定義和連接以從數(shù)據(jù)寄存器接收第一位流，并且將第一位流混淆為第二位流，所述混淆模塊被定義和連接以代替第一位流傳送第二位流； 數(shù)據(jù)總線，其被連接以接收從混淆模塊傳送的第二位流； 去混淆模塊，其被連接以接收通過(guò)數(shù)據(jù)總線從混淆模塊傳送的第二位流，并且將第二位流去混淆回第一位流；以及 外部控制器，其包括被連接以從去混淆模塊接收第一位流的錯(cuò)誤校正碼解碼器。
16.如權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器系統(tǒng)是閃速存儲(chǔ)器系統(tǒng)。
17.如權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其中每次第一位流要通過(guò)數(shù)據(jù)總線傳送時(shí)，混淆模塊被硬接線以將第一位流混淆為第二位流，并且其中每次第二位流從數(shù)據(jù)總線接收到時(shí)，去混淆模塊被硬接線以將第二位流去混淆回第一位流。
18.如權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其中所述混淆和去混淆模塊中的每一個(gè)被定義為使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定混淆和去混淆使能條件的數(shù)據(jù)的編程。
19.如權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其中第一位流是從存儲(chǔ)器向外部控制器更頻繁傳送的位流，并且其中第二位流與第一位流相比由外部控制器處的錯(cuò)誤校正碼解碼器更可靠地解碼。
20.一種用于操作存儲(chǔ)器系統(tǒng)的方法，包括: 從存儲(chǔ)器陣列中的儲(chǔ)存元件讀取第一位流； 將第一位流混淆為第二位流； 代替第一位流通過(guò)數(shù)據(jù)總線向外部存儲(chǔ)器控制器傳送第二位流； 在第二位流到達(dá)外部存儲(chǔ)器控制器時(shí)將第二位流去混淆回第一位流；以及 向外部存儲(chǔ)器控制器處的錯(cuò)誤校正碼解碼器提供第一位流。
21.如權(quán)利要求20所述的方法，其中第一位流是從存儲(chǔ)器向外部控制器更頻繁傳送的位流，并且其中第二位流與第一位流相比由外部控制器處的錯(cuò)誤校正碼解碼器更可靠地解碼。
22.如權(quán)利要求21所述的方法，其中第一位流與作為儲(chǔ)存元件閾值電壓電平的函數(shù)的非單調(diào)變化的接收位流錯(cuò)誤發(fā)生概率相關(guān)聯(lián)，并且其中第二位流與作為儲(chǔ)存元件閾值電壓電平的函數(shù)的單調(diào)變化的接收位流錯(cuò)誤發(fā)生概率相關(guān)聯(lián)。
23.如權(quán)利要求21所述的方法，其中第二位流與映射為其中硬位錯(cuò)誤概率等于主導(dǎo)概率項(xiàng)的更少數(shù)量的接收位流的傳送位流對(duì)應(yīng)。
24.如權(quán)利要求20所述的方法，還包括: 使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定混淆使能條件的數(shù)據(jù)編程混淆模塊。
25.如權(quán)利要求20所述的方法，還包括: 使用規(guī)定第一位流的標(biāo)識(shí)的數(shù)據(jù)、使用規(guī)定第二位流的標(biāo)識(shí)的數(shù)據(jù)以及使用規(guī)定去混淆使能條件的數(shù)據(jù)編程去混淆模塊。
【文檔編號(hào)】G06F9/30GK103946798SQ201280057814
【公開(kāi)日】2014年7月23日 申請(qǐng)日期:2012年11月23日 優(yōu)先權(quán)日:2011年11月23日
【發(fā)明者】S.鐘, S.程 申請(qǐng)人:桑迪士克科技股份有限公司