專利名稱：一種高速局部總線訪問控制接口模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通訊領(lǐng)域，特別涉及一種高速局部總線訪問控制接口模塊。
背景技術(shù)：
當(dāng)前很多高速芯片采用MCU訪問控制時(shí)，由于MCU操作系統(tǒng)的非專用性，使得對(duì)資源的利用率不能達(dá)到最佳的效果。其次，在需要硬加密的情況下，還需要將MCU的軟件數(shù)據(jù)再次流經(jīng)加密硬件才能完成要求。而這兩個(gè)步驟的實(shí)現(xiàn)都可以由FPGA芯片獨(dú)立完成。此模塊就是這樣的一個(gè)產(chǎn)物，它采用FPGA硬件設(shè)計(jì),利用IP(Intellectual Property)固核技術(shù)完成對(duì)片外芯片的訪問，同時(shí)可以方便自然的將本模塊架構(gòu)在硬加密模塊之上。發(fā)明人在實(shí)現(xiàn)本發(fā)明的過程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在以下缺點(diǎn)和不足:在需要硬加密背景的高速接口設(shè)計(jì)中，特別是，吉比特以太網(wǎng)設(shè)計(jì)中，現(xiàn)有的接口設(shè)計(jì)不但占用了較多的硬件板卡空間，增加了系統(tǒng)的功耗，提高了生產(chǎn)成本，而且降低了數(shù)據(jù)傳輸速率，還增加了數(shù)據(jù)傳輸?shù)闹虚g流程，增加了出錯(cuò)。

發(fā)明內(nèi)容
本發(fā)明提供了一種高速局部總線訪問控制接口模塊，該電路減少了硬件板卡空間，降低了系統(tǒng)功耗和成本，詳見下文描述:一種高速局部總線訪問控制接口模塊，所述接口模塊固化在FPGA內(nèi)，包括:全局時(shí)鐘生成模塊、寄存器初始化模塊、數(shù)據(jù)接收模塊、數(shù)據(jù)發(fā)送模塊、本地總線仲裁模塊、本地總線三態(tài)接口模塊、接收使能模塊、發(fā)送使能模塊、信號(hào)整合模塊；所述全局時(shí)鐘生成模塊對(duì)板載晶振時(shí)鐘進(jìn)行倍頻和鎖相的處理，生成時(shí)鐘信號(hào)；所述寄存器初始化模塊在使用讀寫操作之前進(jìn)行相關(guān)寄存器的初始化設(shè)置；第一數(shù)據(jù)發(fā)送時(shí)，調(diào)用所述發(fā)送使能模塊，確定是否進(jìn)行所述第一數(shù)據(jù)發(fā)送；當(dāng)所述數(shù)據(jù)接收模塊正在接收第二數(shù)據(jù)時(shí)，所述數(shù)據(jù)發(fā)送模塊進(jìn)入等待狀態(tài)，將第一數(shù)據(jù)存入緩存，當(dāng)總線令牌被釋放后，所述數(shù)據(jù)發(fā)送模塊占用所述總線令牌，準(zhǔn)備發(fā)送所述第一數(shù)據(jù)；調(diào)用所述本地總線仲裁模塊，確定總線的狀態(tài)，通過控制總線實(shí)現(xiàn)寫使能，然后通過地址總線確定傳送給外部芯片數(shù)據(jù)的地址，通過數(shù)據(jù)總線將所述第一數(shù)據(jù)發(fā)送給外部芯片；第三數(shù)據(jù)接收時(shí)，調(diào)用所述接收使能模塊，確定是否進(jìn)行所述第三數(shù)據(jù)接收；當(dāng)所述數(shù)據(jù)發(fā)送模塊正在發(fā)送第四數(shù)據(jù)時(shí)，所述數(shù)據(jù)接收模塊進(jìn)入等待狀態(tài)，當(dāng)所述總線令牌被釋放后，所述數(shù)據(jù)接收模塊占用所述總線令牌，準(zhǔn)備接收所述第三數(shù)據(jù)；調(diào)用所述本地總線仲裁模塊，確定總線的狀態(tài)，通過所述控制總線實(shí)現(xiàn)讀使能，調(diào)用所述數(shù)據(jù)接收模塊通過所述數(shù)據(jù)總線實(shí)現(xiàn)第三數(shù)據(jù)接收；所述信號(hào)整合模塊實(shí)時(shí)掌握各個(gè)方向數(shù)據(jù)的傳輸情況，并將信號(hào)實(shí)時(shí)匯報(bào)給所述本地總線三態(tài)接口模塊，實(shí)現(xiàn)與外界芯片的通信。所述地址總線為16位、所述數(shù)據(jù)總線為32位以及所述控制總線為8位。所述接口模塊通過對(duì)應(yīng)IO 口連接MAC芯片。所述MAC芯片具體為:AX88180芯片。
本發(fā)明提供的技術(shù)方案的有益效果是:I)該接口模塊通過FPGA芯片實(shí)現(xiàn)對(duì)AX88180的訪問，比采用MCU對(duì)AX88180的訪問速度快，能夠最大限度的發(fā)揮MAC芯片的性能，達(dá)到最佳用戶體驗(yàn)；2)有利于簡(jiǎn)化系統(tǒng)設(shè)計(jì)，節(jié)省硬件板卡空間，縮小產(chǎn)品體積，減少功耗；該接口模塊可以固化在FPGA芯片中，增強(qiáng)了安全性；3)可以與FPGA芯片中的其他模塊進(jìn)行片內(nèi)通信，不但簡(jiǎn)化了相關(guān)模塊的設(shè)計(jì)復(fù)雜度，而且提高了運(yùn)行速度；4)使用方便，設(shè)計(jì)人員可以像操作SRAM —樣訪問該接口模塊。


圖1為一種高速局部總線訪問控制接口模塊的外部引腳示意圖；圖2為一種高速局部總線訪問控制接口模塊的功能框圖；圖3為一種高速局部總線訪問控制接口模塊的內(nèi)部電氣連接圖。附圖中所列部件列表如下所示:1:全局時(shí)鐘生成模塊；2:寄存器初始化模塊；3:數(shù)據(jù)接收模塊；4:數(shù)據(jù)發(fā)送模塊；5:本地總線仲裁模塊；6:本地總線三態(tài)接口模塊；7:接收使能|吳塊；8:發(fā)送使能|旲塊；9:信號(hào)整合模塊。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方式作進(jìn)一步地詳細(xì)描述?；赩erilog HDL的本地總線接口設(shè)計(jì)，本地總線上的數(shù)據(jù)讀寫分為同步模式和異步模式。在同步模式下，需要一個(gè)外部時(shí)鐘信號(hào)供接收端和發(fā)送端共用，利用時(shí)鐘信號(hào)的上升沿對(duì)數(shù)據(jù)進(jìn)行采樣；異步傳輸模式下，不使用時(shí)鐘信號(hào)對(duì)數(shù)據(jù)進(jìn)行采樣(芯片內(nèi)部還是需要有系統(tǒng)參考時(shí)鐘來產(chǎn)生時(shí)序的)，而是利用片選信號(hào)CS、寫使能信號(hào)WE和讀使能信號(hào)OE對(duì)數(shù)據(jù)進(jìn)行采樣。IEEE802.3-CSMA/⑶標(biāo)準(zhǔn)及千兆以太網(wǎng)協(xié)議；此處涉及數(shù)據(jù)鏈路層協(xié)議，因此可以分成兩個(gè)部分=LLC和MAC。LLC子層與所用介質(zhì)、介質(zhì)訪問方法無關(guān)；MAC子層和介質(zhì)密切相關(guān)。MAC層:發(fā)送時(shí)成幀；接收時(shí)拆幀，實(shí)現(xiàn)和維護(hù)MAC協(xié)議，比特差錯(cuò)檢測(cè)，尋址；處理與媒體接入相關(guān)的問題。LLC層的主要功能:鏈路層邏輯連接的管理，提供與高層的接口，差錯(cuò)控制，給幀加上序號(hào)。該接口模塊采用類IP核設(shè)計(jì)方式，涉及基于XILINX FPGA芯片軟IP核設(shè)計(jì)。軟IP核通常是用某種HDL文本提交用戶，已經(jīng)過行為級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證。IP是微電子技術(shù)中的一個(gè)新技術(shù)，IP內(nèi)核模塊是一種預(yù)先設(shè)計(jì)好的甚至已經(jīng)過驗(yàn)證的具有某種確定功能的集成電路、器件或部件。它有幾種不同形式:軟IP內(nèi)核(soft IP core)、固IP內(nèi)核(firmIP core)和硬 IP 內(nèi)核(hard IP core)。該接口模塊涉及本地局部總線，數(shù)據(jù)/地址總線。數(shù)據(jù)總線通常為32位寬，地址總線16位寬。本地局部總線采用半雙工模式進(jìn)行數(shù)據(jù)傳送，在數(shù)據(jù)傳送時(shí)需要根據(jù)數(shù)據(jù)的進(jìn)出方向恰當(dāng)?shù)倪M(jìn)行總線切換。使用時(shí)需要將總線的數(shù)據(jù)和地址分別接到目標(biāo)器件的數(shù)據(jù)和地址端口，如連接到低速設(shè)備時(shí)還需要通過Buffer起來來進(jìn)行驅(qū)動(dòng)和隔離。
應(yīng)用實(shí)例中涉及IEEE802.3標(biāo)準(zhǔn)千兆以太網(wǎng)MAC層，吉比特級(jí)以太網(wǎng)媒體訪問控制器。
為了減少硬件板卡空間，降低系統(tǒng)功耗和成本，本發(fā)明實(shí)例提供了一種高速局部總線訪問控制接口模塊，參見圖1、圖2和圖3，該接口模塊固化在FPGA內(nèi)，包括:全局時(shí)鐘生成模塊1、寄存器初始化模塊2、數(shù)據(jù)接收模塊3、數(shù)據(jù)發(fā)送模塊4、本地總線仲裁模塊5、本地總線三態(tài)接口模塊6、接收使能模塊7、發(fā)送使能模塊8、信號(hào)整合模塊9 ；
全局時(shí)鐘生成模塊I對(duì)板載晶振時(shí)鐘進(jìn)行倍頻和鎖相的處理，生成時(shí)鐘信號(hào)；寄存器初始化模塊2在使用讀寫操作之前進(jìn)行相關(guān)寄存器的初始化設(shè)置；
第一數(shù)據(jù)發(fā)送時(shí)，調(diào)用發(fā)送使能模塊8，確定是否進(jìn)行第一數(shù)據(jù)發(fā)送；當(dāng)數(shù)據(jù)接收模塊3正在接收第二數(shù)據(jù)時(shí)，數(shù)據(jù)發(fā)送模塊4進(jìn)入等待狀態(tài)，將第一數(shù)據(jù)存入緩存。當(dāng)總線令牌被釋放后，數(shù)據(jù)發(fā)送模塊4占用總線令牌，準(zhǔn)備發(fā)送第一數(shù)據(jù)；調(diào)用本地總線仲裁模塊5，確定總線的狀態(tài)，通過控制總線實(shí)現(xiàn)寫使能，然后通過地址總線確定傳送給外部芯片數(shù)據(jù)的地址，最后通過數(shù)據(jù)總線將第一數(shù)據(jù)發(fā)送給外部芯片；
第三數(shù)據(jù)接收時(shí)，調(diào)用接收使能模塊7，確定是否進(jìn)行第三數(shù)據(jù)接收；當(dāng)數(shù)據(jù)發(fā)送模塊4正在發(fā)送第四數(shù)據(jù)時(shí)，數(shù)據(jù)接收模塊3進(jìn)入等待狀態(tài)，當(dāng)總線令牌被釋放后，數(shù)據(jù)接收模塊3占用總線令牌，準(zhǔn)備接收第三數(shù)據(jù)；調(diào)用本地總線仲裁模塊5，確定總線的狀態(tài)，通過控制總線實(shí)現(xiàn)讀使能，調(diào)用數(shù)據(jù)接收模塊3實(shí)現(xiàn)第三數(shù)據(jù)接收。
信號(hào)整合模塊9實(shí)時(shí)掌握各個(gè)方向數(shù)據(jù)的傳輸情況，并將這些信號(hào)實(shí)時(shí)匯報(bào)給本地總線三態(tài)接口模塊6，實(shí)現(xiàn)與外界芯片的通信。
具體實(shí)現(xiàn)時(shí)，當(dāng)實(shí)現(xiàn)地址和數(shù)據(jù)發(fā)送時(shí)，都需要調(diào)用數(shù)據(jù)發(fā)送模塊4將數(shù)據(jù)發(fā)送給外部芯片。數(shù)據(jù)接收模塊3根據(jù)中斷方式的不同進(jìn)行相應(yīng)的處理，主要進(jìn)行讀中斷的處理操作，然后將數(shù)據(jù)發(fā)送給上層系統(tǒng)。
其中，寄存器初始化模塊2根據(jù)外部芯片的需要，在使用讀寫操作之前進(jìn)行相關(guān)寄存器的初始化設(shè)置。將片外芯片的相關(guān)寄存器按照一定時(shí)序和順序完成相應(yīng)的寄存器賦值操作。在此過程中，設(shè)置順序十分重要，因?yàn)橐恍┘拇嫫鞯牡刂反鎯?chǔ)在另一些寄存器里，或者某個(gè)寄存器的設(shè)置可以改變另外一個(gè)寄存器的狀態(tài)。
具體實(shí)現(xiàn)時(shí)，由于外部芯片的本地總線屬于半雙工模式結(jié)構(gòu)，因此讀寫操作不能同時(shí)進(jìn)行(即數(shù)據(jù)接收模塊3和數(shù)據(jù)發(fā)送模塊4不能同時(shí)工作)。當(dāng)數(shù)據(jù)接收模塊3接收數(shù)據(jù)時(shí)，數(shù)據(jù)發(fā)送模塊4進(jìn)入等待，將數(shù)據(jù)存入緩存；當(dāng)數(shù)據(jù)發(fā)送模塊4發(fā)送數(shù)據(jù)時(shí)，數(shù)據(jù)接收模塊3進(jìn)入等待，將數(shù)據(jù)存入緩存。
其中，本地總線仲裁模塊5在整個(gè)工程中均對(duì)外留有訪問接口總線,這些接口在外部芯片看來應(yīng)該只有一套，因此需要將這些數(shù)據(jù)總線、地址總線和控制總線合并成一組本地三態(tài)總線。
在主頻IOOMHz驅(qū)動(dòng)時(shí)鐘下，瞬時(shí)數(shù)據(jù)傳輸速度可達(dá)533Mbit/s，對(duì)外具有16位地址總線、32位數(shù)據(jù)總線和8位控制總線，在FPGA芯片中應(yīng)用，能實(shí)現(xiàn)對(duì)那些符合本地總線訪問接口的芯片和設(shè)備模塊的高速控制訪問。對(duì)于FPGA芯片內(nèi)部的其他模塊，其具有全雙工的數(shù)據(jù)收發(fā)接口，數(shù)據(jù)發(fā)送和接收端口分別為32位；1520字節(jié)的發(fā)送數(shù)據(jù)包緩沖BUFFER。
具體實(shí)現(xiàn)時(shí)，該接口模塊適用于許多本地高速設(shè)備的訪問控制，將原來只能由MCU完成的工作使用FPGA芯片來實(shí)現(xiàn)，進(jìn)而提高設(shè)備資源的使用效率
其中，該接口模塊與MAC芯片的對(duì)應(yīng)接口相連，可以方便的實(shí)現(xiàn)千兆以太網(wǎng)的數(shù)據(jù)鏈路層。具體實(shí)現(xiàn)時(shí)，MAC芯片優(yōu)選為AX88180芯片，AX88180的讀寫控制及總線仲裁符合該接口模塊的總線仲裁機(jī)制，F(xiàn)PGA芯片可以直接引用該接口模塊，然后采用類SRAM方式進(jìn)行AX88180的訪問。
在FPGA芯片設(shè)計(jì)中需要該接口模塊時(shí)，直接引入即可像訪問SRAM —樣對(duì)其訪問。參見表I，該接口模塊的I/O介紹:
表I
權(quán)利要求
1.一種高速局部總線訪問控制接口模塊，其特征在于，所述接口模塊固化在FPGA內(nèi)，包括:全局時(shí)鐘生成模塊、寄存器初始化模塊、數(shù)據(jù)接收模塊、數(shù)據(jù)發(fā)送模塊、本地總線仲裁模塊、本地總線三態(tài)接口模塊、接收使能模塊、發(fā)送使能模塊、信號(hào)整合模塊； 所述全局時(shí)鐘生成模塊對(duì)板載晶振時(shí)鐘進(jìn)行倍頻和鎖相的處理，生成時(shí)鐘信號(hào)；所述寄存器初始化模塊在使用讀寫操作之前進(jìn)行相關(guān)寄存器的初始化設(shè)置； 第一數(shù)據(jù)發(fā)送時(shí)，調(diào)用所述發(fā)送使能模塊，確定是否進(jìn)行所述第一數(shù)據(jù)發(fā)送；當(dāng)所述數(shù)據(jù)接收模塊正在接收第二數(shù)據(jù)時(shí)，所述數(shù)據(jù)發(fā)送模塊進(jìn)入等待狀態(tài)，將第一數(shù)據(jù)存入緩存，當(dāng)總線令牌被釋放后，所述數(shù)據(jù)發(fā)送模塊占用所述總線令牌，準(zhǔn)備發(fā)送所述第一數(shù)據(jù)；調(diào)用所述本地總線仲裁模塊，確定總線的狀態(tài)，通過控制總線實(shí)現(xiàn)寫使能，然后通過地址總線確定傳送給外部芯片數(shù)據(jù)的地址，通過數(shù)據(jù)總線將所述第一數(shù)據(jù)發(fā)送給外部芯片； 第三數(shù)據(jù)接收時(shí)，調(diào)用所述接收使能模塊，確定是否進(jìn)行所述第三數(shù)據(jù)接收；當(dāng)所述數(shù)據(jù)發(fā)送模塊正在發(fā)送第四數(shù)據(jù)時(shí)，所述數(shù)據(jù)接收模塊進(jìn)入等待狀態(tài)，當(dāng)所述總線令牌被釋放后，所述數(shù)據(jù)接收模塊占用所述總線令牌，準(zhǔn)備接收所述第三數(shù)據(jù)；調(diào)用所述本地總線仲裁模塊，確定總線的狀態(tài)，通過所述控制總線實(shí)現(xiàn)讀使能，調(diào)用所述數(shù)據(jù)接收模塊通過所述數(shù)據(jù)總線實(shí)現(xiàn)第三數(shù)據(jù)接收； 所述信號(hào)整合模塊實(shí)時(shí)掌握各個(gè)方向數(shù)據(jù)的傳輸情況，并將信號(hào)實(shí)時(shí)匯報(bào)給所述本地總線三態(tài)接口模塊，實(shí)現(xiàn)與外界芯片的通信。
2.根據(jù)權(quán)利要求1所述的一種高速局部總線訪問控制接口模塊，其特征在于，所述地址總線為16位、所述數(shù)據(jù)總線為32位以及所述控制總線為8位。
3.根據(jù)權(quán)利要求1所述的一種高速局部總線訪問控制接口模塊，其特征在于，所述接口模塊通過對(duì)應(yīng)IO 口連接MAC芯片。
4.根據(jù)權(quán)利要求1所述的一種高速局部總線訪問控制接口模塊，其特征在于，所述MAC芯片具體為:AX88180芯片。
全文摘要
一種高速局部總線訪問控制接口模塊，該接口模塊固化在FPGA內(nèi)，負(fù)責(zé)轉(zhuǎn)發(fā)高速數(shù)據(jù)。準(zhǔn)備發(fā)送數(shù)據(jù)時(shí)，調(diào)用本地總線仲裁模塊，確定總線的狀態(tài)，通過控制總線實(shí)現(xiàn)寫使能，然后通過地址總線確定傳送給外部芯片數(shù)據(jù)的地址，通過數(shù)據(jù)總線將第一數(shù)據(jù)發(fā)送給外部芯片；準(zhǔn)備接收第三數(shù)據(jù)時(shí)；調(diào)用本地總線仲裁模塊，確定總線的狀態(tài)，通過控制總線實(shí)現(xiàn)讀使能，調(diào)用數(shù)據(jù)接收模塊通過數(shù)據(jù)總線實(shí)現(xiàn)第三數(shù)據(jù)接收。該接口模塊有利于簡(jiǎn)化系統(tǒng)設(shè)計(jì)，節(jié)省硬件板卡空間，縮小產(chǎn)品體積，減少功耗；該接口模塊可以固化在FPGA芯片中，增強(qiáng)了安全性；可以與FPGA芯片中的其他模塊進(jìn)行片內(nèi)通信，不但簡(jiǎn)化了相關(guān)模塊的設(shè)計(jì)復(fù)雜度，而且提高了運(yùn)行速度，使用方便。
文檔編號(hào)G06F13/36GK103164370SQ20131004811
公開日2013年6月19日 申請(qǐng)日期2013年2月6日 優(yōu)先權(quán)日2013年2月6日
發(fā)明者王鐵男, 姜勇 申請(qǐng)人:天津光電聚能專用通信設(shè)備有限公司