專利名稱：基于fpga芯片的eda綜合實(shí)驗(yàn)平臺(tái)的制作方法
技術(shù)領(lǐng)域：
本涉及一種實(shí)驗(yàn)平臺(tái)，特別是一種基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)。
背景技術(shù)：
EDA (Electronic Design Automation的縮寫，譯為電子設(shè)計(jì)自動(dòng)化)綜合實(shí)驗(yàn)對(duì)實(shí)驗(yàn)平臺(tái)的要求越來(lái)越高，過(guò)去傳統(tǒng)的EDA實(shí)驗(yàn)往往僅限于一些簡(jiǎn)單的FPGA (Field 一Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列)程序設(shè)計(jì),如顯示燈的控制、譯碼器的設(shè)計(jì)、簡(jiǎn)單組合邏輯或時(shí)序邏輯設(shè)計(jì)。這種針對(duì)一些簡(jiǎn)單的EDA實(shí)驗(yàn)所開發(fā)的實(shí)驗(yàn)平臺(tái)，結(jié)構(gòu)相對(duì)簡(jiǎn)單，實(shí)驗(yàn)平臺(tái)中所能夠提供可編程邏輯資源和外圍接口都較為簡(jiǎn)單。因此，這種相對(duì)簡(jiǎn)單的EDA實(shí)驗(yàn)平臺(tái)只能滿足一些入門的EDA實(shí)驗(yàn)需求。然而，近年來(lái)隨著可編程邏輯器件的應(yīng)用越來(lái)越廣泛，在可編程邏輯芯片中的邏輯資源越來(lái)越豐富，使得人們可以應(yīng)用高端的FPGA芯片開發(fā)和實(shí)現(xiàn)越來(lái)越多的非常復(fù)雜的應(yīng)用場(chǎng)合，也能夠利用可編程邏輯器件完成一些專用的高性能密集計(jì)算，極大地拓展了可編程邏輯器件的應(yīng)用場(chǎng)合。為了能夠針對(duì)這種復(fù)雜的應(yīng)用提供相應(yīng)的EDA實(shí)驗(yàn)平臺(tái)，傳統(tǒng)的基于相對(duì)簡(jiǎn)單的可編程邏輯器件構(gòu)成的EDA實(shí)驗(yàn)平臺(tái)已經(jīng)不能夠滿足應(yīng)用的需求，必須根據(jù)當(dāng)前EDA應(yīng)用的現(xiàn)狀和發(fā)展趨勢(shì)設(shè)計(jì)及構(gòu)造新型的EDA實(shí)驗(yàn)平臺(tái)，使其能夠?yàn)橛脩糸_發(fā)和設(shè)計(jì)功能強(qiáng)大、結(jié)構(gòu)復(fù)雜的EDA應(yīng)用提供良好的實(shí)驗(yàn)平臺(tái)。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是:提供一種能夠與高性能、綜合性的EDA應(yīng)用相適應(yīng)的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，使用戶在該實(shí)驗(yàn)平臺(tái)中能夠?qū)崿F(xiàn)與真實(shí)的高性能EDA開發(fā)及設(shè)計(jì)的應(yīng)用環(huán)境相類似的模擬試驗(yàn)和訓(xùn)練。解決上述技術(shù)問(wèn)題的設(shè)計(jì)原理是:首先，選用高性能的可編程邏輯芯片構(gòu)建EDA實(shí)驗(yàn)核心處理器，在此基礎(chǔ)上，在可編程邏輯器件FPGA芯片的外圍設(shè)計(jì)一些應(yīng)用接口，如LED接口、IXD接口、VGA接口、存儲(chǔ)器接口、PCIE接口等等，給用戶進(jìn)行一些EDA訪問(wèn)控制實(shí)驗(yàn)提供硬件條件；另一方面，在所構(gòu)建EDA實(shí)驗(yàn)平臺(tái)中設(shè)計(jì)大量的標(biāo)準(zhǔn)的I/O控制接口，所有這些I/O控制接口可以通過(guò)邏輯復(fù)用重新定義的方式對(duì)每一個(gè)I/O端口賦予不同的含義，使得通過(guò)這些標(biāo)準(zhǔn)的I/O接口能夠在EDA實(shí)驗(yàn)板的外圍連接多種不同的外設(shè)單元，使得該EDA實(shí)驗(yàn)平臺(tái)能夠針對(duì)一些外圍控制器實(shí)現(xiàn)數(shù)據(jù)的交換及命令的控制。同時(shí)，由于該實(shí)驗(yàn)平臺(tái)采用的FPGA芯片是高性能的FPGA芯片，因此在該實(shí)驗(yàn)平臺(tái)中能夠?yàn)橛脩糸_發(fā)及設(shè)計(jì)一些高性能密集計(jì)算的實(shí)驗(yàn)提供硬件資源。解決上述技術(shù)問(wèn)題的技術(shù)方案是:一種基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，包括核心處理芯片和與該核心處理芯片相連接的外圍電路，所述的核心處理芯片是基于XilinxVertexV6-240t的FPGA芯片，該FPGA芯片用于為實(shí)驗(yàn)平臺(tái)提供高性能密集計(jì)算的EDA實(shí)驗(yàn)功能，以及用于實(shí)現(xiàn)對(duì)各種復(fù)雜外圍電路的控制。本發(fā)明的進(jìn)一步技術(shù)方案是:所述的外圍電路含有存儲(chǔ)陣列，該存儲(chǔ)陣列用于接收由FPGA芯片向存儲(chǔ)陣列發(fā)出的各種訪問(wèn)操作命令，該存儲(chǔ)陣列的數(shù)據(jù)線、地址線、時(shí)鐘和訪問(wèn)控制線分別連接至FPGA芯片上。所述的外圍電路含有LED模塊，所述的LED模塊包括LED燈及其控制電路，LED模塊的控制信號(hào)線直接與FPGA芯片相連，以實(shí)現(xiàn)FPGA芯片對(duì)LED燈的直接驅(qū)動(dòng)及亮燈的顯示控制。所述的外圍電路含有IXD顯示模塊,所述的IXD顯示模塊包括IXD轉(zhuǎn)換電路,該IXD顯示模塊的一端直接與FPGA芯片相連，以實(shí)現(xiàn)接受從FPGA芯片傳過(guò)來(lái)的數(shù)據(jù)和地址信號(hào)；LCD顯示模塊的另一端與外部的LCD顯示屏連接，實(shí)現(xiàn)進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換和訪問(wèn)控制信號(hào)轉(zhuǎn)換的功能。所述的外圍電路含有VGA模塊，該VGA模塊包括VGA接口電路，所述VGA模塊的信號(hào)線與FPGA芯片的I/O端口線直接相連，以實(shí)現(xiàn)由FPGA芯片輸出的數(shù)據(jù)向VGA顯示終端的數(shù)據(jù)格式和訪問(wèn)控制信號(hào)的轉(zhuǎn)換。所述的外圍電路含有PCIE接口，該P(yáng)CIE接口的接口信號(hào)線與FPGA芯片的I/O端口線直接相連，以實(shí)現(xiàn)FPGA芯片對(duì)PCIE進(jìn)行數(shù)據(jù)訪問(wèn)功能。 所述的外圍電路含有JTAG接口，該JTAG接口用于完成對(duì)EDA綜合實(shí)驗(yàn)平臺(tái)中的FPGA芯片進(jìn)行程序加載和數(shù)據(jù)訪問(wèn)的功能，所述的JTAG接口信號(hào)線與FPGA芯片的I/O端口線直接相連。所述的外圍電路含有電源模塊，該電源模塊包括電源，電源模塊直接與FPGA芯片相連，用于為FPGA芯片提供電源。所述的外圍電路還含有標(biāo)準(zhǔn)I/O接口，該標(biāo)準(zhǔn)I/O接口用于實(shí)現(xiàn)FPGA芯片對(duì)外部不同接口電路的訪問(wèn)與控制。所述的標(biāo)準(zhǔn)I/O接口為24 bit數(shù)據(jù)線或16 bit地址線或8 bit控制線或I bit時(shí)鐘線，所述的24 bit數(shù)據(jù)線與FPGA芯片的I/O信號(hào)線直接相連，16 bit地址線與FPGA芯片的I/O信號(hào)線直接相連，8 bit控制線與FPGA芯片的I/O信號(hào)線直接相連，I bit時(shí)鐘線與FPGA芯片的時(shí)鐘輸出信號(hào)線相連。由于采用上述結(jié)構(gòu)，本發(fā)明之基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)與現(xiàn)有技術(shù)相t匕，具有以下有益效果:
由于本發(fā)明構(gòu)建的EDA綜合實(shí)驗(yàn)平臺(tái)在結(jié)構(gòu)上主要采用基于Xilinx VertexV6_240t的FPGA芯片為實(shí)驗(yàn)平臺(tái)的核心處理芯片，利用該芯片內(nèi)部豐富的計(jì)算資源為實(shí)驗(yàn)平臺(tái)提供高性能密集計(jì)算的EDA實(shí)驗(yàn)功能，利用該芯片內(nèi)部豐富的可編程邏輯資源和存儲(chǔ)資源能夠?qū)崿F(xiàn)對(duì)各種復(fù)雜外圍接口電路的控制；此外，在FPGA芯片外部設(shè)計(jì)了存儲(chǔ)陣列，存儲(chǔ)陣列能夠?yàn)橛脩糸_展各種存儲(chǔ)訪問(wèn)實(shí)驗(yàn)提供硬件條件；除此之外，還有LED模塊、LCD模塊和VGA模塊，這三個(gè)模塊都是可以作為顯示控制的EDA實(shí)驗(yàn)硬件資源，通過(guò)用戶在FPGA中開發(fā)相應(yīng)的訪問(wèn)控制程序，能夠分別實(shí)現(xiàn)對(duì)這三類外圍顯示模塊的控制及信號(hào)的顯示；另外，F(xiàn)PGA芯片通過(guò)硬布線的方式直接與PCIE接口相連，使得用戶能夠在該EDA實(shí)驗(yàn)平臺(tái)中直接開發(fā)面向高速PCIE傳輸?shù)脑囼?yàn)程序，設(shè)計(jì)及實(shí)現(xiàn)與PCIE接口的數(shù)據(jù)交換程序，同時(shí)，利用PCIE接口還能夠?yàn)橛脩糸_發(fā)及設(shè)計(jì)DMA程序提供硬件資源。本發(fā)明還設(shè)計(jì)了大量的標(biāo)準(zhǔn)通用接口，標(biāo)準(zhǔn)通用接口由24位的數(shù)據(jù)線、16位的地址線、8位的控制線以及一個(gè)時(shí)鐘信號(hào)線所組成，所有這些連線一端直接與FPGA芯片相連，通過(guò)這一標(biāo)準(zhǔn)的接口復(fù)用定義，用戶可以在接口的外圍連接多種不同型號(hào)、不同類型的外圍電路，實(shí)現(xiàn)該綜合實(shí)驗(yàn)平臺(tái)對(duì)外部不同接口電路的訪問(wèn)與控制。因此，本發(fā)明完全能夠與高性能、綜合性的EDA應(yīng)用相適應(yīng)，使用戶在該實(shí)驗(yàn)平臺(tái)中能夠?qū)崿F(xiàn)與真實(shí)的高性能EDA開發(fā)及設(shè)計(jì)的應(yīng)用環(huán)境相類似的模擬試驗(yàn)和訓(xùn)練，從而能夠較快地滿足EDA綜合設(shè)計(jì)及應(yīng)用人才培養(yǎng)的需求。下面，結(jié)合附圖和實(shí)施例對(duì)本之基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)的技術(shù)特征作進(jìn)一步的說(shuō)明。


圖1:本發(fā)明之基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)的組成結(jié)構(gòu)框 圖2:作為L(zhǎng)ED模塊中LED燈的數(shù)碼管連接原理 圖3:標(biāo)準(zhǔn)I/O接口復(fù)用連接原理圖。在上述附圖中，各標(biāo)號(hào)如下:
1- FPGA芯片，2-數(shù)碼管，3-電阻，4-5V電源，5-插孔，6-連接線，7-插孔，
8-網(wǎng)線接口，9-USB接口，10-SPI接口，11-用戶自定義接口。
具體實(shí)施例方式實(shí)施例一:
一種基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)(如圖1所示)，包括核心處理芯片和與該核心處理芯片相連接的外圍電路，所述的核心處理芯片是基于Xilinx VertexV6-240t的FPGA芯片，該FPGA芯片用于為實(shí)驗(yàn)平臺(tái)提供高性能密集計(jì)算的EDA實(shí)驗(yàn)功能，以及用于實(shí)現(xiàn)對(duì)各種復(fù)雜外圍電路的控制。所述的外圍電路含有存儲(chǔ)陣列、LED模塊、IXD顯示模塊、VGA模塊、PCIE接口、JTAG接口、電源模塊、標(biāo)準(zhǔn)I/O接口，其中，
所述的存儲(chǔ)陣列用于接收由FPGA芯片向存儲(chǔ)陣列發(fā)出的各種訪問(wèn)操作命令，該存儲(chǔ)陣列的數(shù)據(jù)線、地址線、時(shí)鐘和訪問(wèn)控制線分別連接至FPGA芯片上。所述的外圍電路LED模塊包括LED燈及其控制電路，LED模塊的控制信號(hào)線直接與FPGA芯片相連，以實(shí)現(xiàn)FPGA芯片對(duì)LED燈的直接驅(qū)動(dòng)及亮燈的顯示控制。所述的IXD顯示模塊包括IXD轉(zhuǎn)換電路，該IXD顯示模塊的一端直接與FPGA芯片相連，以實(shí)現(xiàn)接受從FPGA芯片傳過(guò)來(lái)的數(shù)據(jù)和地址信號(hào)；IXD顯示模塊的另一端與外部的LCD顯示屏連接，實(shí)現(xiàn)進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換和訪問(wèn)控制信號(hào)轉(zhuǎn)換的功能。所述的外圍電路VGA模塊包括VGA接口電路，所述VGA模塊的信號(hào)線與FPGA芯片的I/O端口線直接相連，以實(shí)現(xiàn)由FPGA芯片輸出的數(shù)據(jù)向VGA顯示終端的數(shù)據(jù)格式和訪問(wèn)控制信號(hào)的轉(zhuǎn)換。所述的PCIE接口的接口信號(hào)線與FPGA芯片的I/O端口線直接相連，以實(shí)現(xiàn)FPGA芯片對(duì)PCIE進(jìn)行數(shù)據(jù)訪問(wèn)功能。所述的JTAG接口用于完成對(duì)EDA綜合實(shí)驗(yàn)平臺(tái)中的FPGA芯片進(jìn)行程序加載和數(shù)據(jù)訪問(wèn)的功能，所述的JTAG接口信號(hào)線與FPGA芯片的I/O端口線直接相連。所述的電源模塊包括電源，電源模塊直接與FPGA芯片相連，用于為FPGA芯片提供電源。
所述標(biāo)準(zhǔn)I/O接口用于實(shí)現(xiàn)FPGA芯片與外部的各種連接，該標(biāo)準(zhǔn)I/O接口為24bit的數(shù)據(jù)線、16 bit的地址線、8 bit的控制線和I bit的時(shí)鐘線，其中，對(duì)所有的標(biāo)準(zhǔn)I/0接口中的這些信號(hào)線具體功能，可以根據(jù)EDA綜合實(shí)驗(yàn)平臺(tái)連接外部電路模塊過(guò)程中實(shí)際信號(hào)線的要求進(jìn)行靈活的自定義(如圖3所示)；所述的24 bit的數(shù)據(jù)線與FPGA芯片的I/O信號(hào)線直接相連，16 bit的地址線與FPGA芯片的I/O信號(hào)線直接相連，8 bit的控制線與FPGA芯片的I/O信號(hào)線直接相連，I bit的時(shí)鐘線與FPGA芯片的時(shí)鐘輸出信號(hào)線相連，其中，F(xiàn)PGA芯片的時(shí)鐘輸出信號(hào)線可以在FPGA芯片內(nèi)通過(guò)程序設(shè)計(jì)直接與FPGA芯片的時(shí)鐘相連，也可以將FPGA芯片的時(shí)鐘經(jīng)過(guò)鎖相環(huán)的變頻輸出至該信號(hào)線上。本發(fā)明之基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)的實(shí)現(xiàn)步驟如下:
1.用戶使用該實(shí)驗(yàn)平臺(tái)，進(jìn)行高性能密集計(jì)算的時(shí)候，通過(guò)JTAG接口將用戶編好的EDA實(shí)驗(yàn)程序加載至FPGA芯片中。2.用戶利用FPGA中豐富的計(jì)算資源完成預(yù)期設(shè)計(jì)的高性能密集計(jì)算任務(wù)，由于高性能密集計(jì)算與外圍電路基本沒(méi)有關(guān)聯(lián)，因此，對(duì)高性能密集計(jì)算的EDA實(shí)驗(yàn)只需要用戶對(duì)高性能密集計(jì)算的程序進(jìn)行科學(xué)地設(shè)計(jì)，并通過(guò)仿真測(cè)試，則即可在該實(shí)驗(yàn)平臺(tái)進(jìn)行實(shí)驗(yàn)驗(yàn)證。3.當(dāng)用戶需要進(jìn)行PCIE接口程序的開發(fā)并進(jìn)行實(shí)驗(yàn)驗(yàn)證時(shí)，可以將用戶編寫的EDA實(shí)驗(yàn)程序加載至FPGA芯片中之后，在FPGA芯片內(nèi)部開發(fā)PCIE接口程序。4.也可以直接在FPGA芯片中加載PCIE核，由PCIE核完成PCIE接口通訊的主要任務(wù)。用戶在FPGA芯片中可以開發(fā)FPGA芯片與PCIE的數(shù)據(jù)及通訊交換的程序，在PCIE中設(shè)計(jì)不同的通訊模式(如PIO模式、DMA模式)。5.采用不同的通訊模式，使用戶獲得對(duì)PCIE的不同訪問(wèn)速度。從而實(shí)現(xiàn)針對(duì)PCIE程序開發(fā)的實(shí)驗(yàn)與驗(yàn)證。6.當(dāng)用戶需要應(yīng)用該實(shí)驗(yàn)平臺(tái)進(jìn)行存儲(chǔ)訪問(wèn)實(shí)驗(yàn)時(shí)，可以由用戶編寫FPGA測(cè)試程序，加載至EDA實(shí)驗(yàn)平臺(tái)，并通過(guò)實(shí)驗(yàn)平臺(tái)中所提供的存儲(chǔ)器陣列實(shí)現(xiàn)從FPGA芯片到存儲(chǔ)陣列的訪問(wèn)與控制。7.當(dāng)用戶需要進(jìn)行數(shù)據(jù)輸出實(shí)驗(yàn)測(cè)試時(shí)，可以由用戶選擇需要使用的輸出設(shè)備，在該實(shí)驗(yàn)平臺(tái)中通過(guò)FPGA程序的執(zhí)行將用戶運(yùn)行的數(shù)據(jù)結(jié)果輸出至LED、LCD或VGA終端接口。8.選擇不同的輸出設(shè)備時(shí)，用戶需要針對(duì)不同的設(shè)備開發(fā)相應(yīng)的FPGA程序。使得FPGA輸出的數(shù)據(jù)能夠符合其所連接的輸出顯示設(shè)備要求的數(shù)據(jù)格式。9.當(dāng)用戶需要在EDA實(shí)驗(yàn)平臺(tái)中連接其他的一些用戶自定義的外圍電路，并實(shí)現(xiàn)對(duì)外圍功能電路的連接與測(cè)試時(shí)，首先需要將所連接的外圍設(shè)備的接口連接至EDA實(shí)驗(yàn)平臺(tái)的標(biāo)準(zhǔn)I/O接口上。10.由于該實(shí)驗(yàn)平臺(tái)提供了 24 bit的數(shù)據(jù)接口、16 bit的地址線、8 bit的控制線和一個(gè)時(shí)鐘線。因此，在外圍電路模塊連接在EDA標(biāo)準(zhǔn)I/O接口上時(shí)，需要根據(jù)外圍電路接口的信號(hào)線類型不同，分別連接至EDA實(shí)驗(yàn)平臺(tái)的數(shù)據(jù)、地址、時(shí)鐘或控制線上。11.如果外圍電路的接口連線少于EDA實(shí)驗(yàn)平臺(tái)所提供的I/O接口線的數(shù)目，此時(shí)，只需要在EDA實(shí)驗(yàn)平臺(tái)中針對(duì)實(shí)際使用的I/O端口線進(jìn)行功能定義即可。當(dāng)外圍功能模塊的接口電路連接至EDA實(shí)驗(yàn)平臺(tái)的標(biāo)準(zhǔn)I/O接口之后，根據(jù)外圍功能電路模塊的接口信號(hào)線的定義要求，對(duì)EDA實(shí)驗(yàn)平臺(tái)標(biāo)準(zhǔn)I/O接口進(jìn)行相關(guān)的定義。12.之后，設(shè)計(jì)對(duì)外圍電路的訪問(wèn)程序，即可實(shí)現(xiàn)在該實(shí)驗(yàn)平臺(tái)對(duì)用戶自定義的外圍電路模塊的測(cè)試與實(shí)驗(yàn)。
權(quán)利要求
1.一種基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，包括核心處理芯片和與該核心處理芯片相連接的外圍電路，其特征在于:所述的核心處理芯片是基于Hlinx VertexV6-240t的FPGA芯片，該FPGA芯片用于為實(shí)驗(yàn)平臺(tái)提供高性能密集計(jì)算的EDA實(shí)驗(yàn)功能，以及用于實(shí)現(xiàn)對(duì)各種復(fù)雜外圍電路的控制。
2.根據(jù)權(quán)利要求1所述的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，其特征在于:所述的外圍電路含有存儲(chǔ)陣列，該存儲(chǔ)陣列用于接收由FPGA芯片向存儲(chǔ)陣列發(fā)出的各種訪問(wèn)操作命令，該存儲(chǔ)陣列的數(shù)據(jù)線、地址線、時(shí)鐘和訪問(wèn)控制線分別連接至FPGA芯片上。
3.根據(jù)權(quán)利要求1所述的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，其特征在于:所述的外圍電路含有LED模塊，所述的LED模塊包括LED燈及其控制電路，LED模塊的控制信號(hào)線直接與FPGA芯片相連，以實(shí)現(xiàn)FPGA芯片對(duì)LED燈的直接驅(qū)動(dòng)及亮燈的顯示控制。
4.根據(jù)權(quán)利要求1所述的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，其特征在于:所述的外圍電路含有LCD顯示模塊,所述的LCD顯示模塊包括LCD轉(zhuǎn)換電路,該LCD顯示模塊的一端直接與FPGA芯片相連，以實(shí)現(xiàn)接受從FPGA芯片傳過(guò)來(lái)的數(shù)據(jù)和地址信號(hào)；IXD顯示模塊的另一端與外部的LCD顯示屏連接，實(shí)現(xiàn)進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換和訪問(wèn)控制信號(hào)轉(zhuǎn)換的功能。
5.根據(jù)權(quán)利要求1所述的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，其特征在于:所述的外圍電路含有VGA模塊，該VGA模塊包括VGA接口電路，所述VGA模塊的信號(hào)線與FPGA芯片的I/O端口線直接相連，以實(shí)現(xiàn)由FPGA芯片輸出的數(shù)據(jù)向VGA顯示終端的數(shù)據(jù)格式和訪問(wèn)控制信號(hào)的轉(zhuǎn)換。
6.根據(jù)權(quán)利要求1所述的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，其特征在于:所述的外圍電路含有PCIE接口，該P(yáng)CIE接口的接口信號(hào)線與FPGA芯片的I/O端口線直接相連，以實(shí)現(xiàn)FPGA芯片對(duì)PCIE進(jìn)行數(shù)據(jù)訪問(wèn)功能。
7.根據(jù)權(quán)利要求1所述的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，其特征在于:所述的外圍電路含有JTAG接口，該JTAG接口用于完成對(duì)EDA綜合實(shí)驗(yàn)平臺(tái)中的FPGA芯片進(jìn)行程序加載和數(shù)據(jù)訪問(wèn)的功能，所述的JTAG接口信號(hào)線與FPGA芯片的I/O端口線直接相連。
8.根據(jù)權(quán)利要求1所述的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，其特征在于:所述的外圍電路含有電源模塊，該電源模塊包括電源，電源模塊直接與FPGA芯片相連，用于為FPGA芯片提供電源。
9.根據(jù)權(quán)利要求1至權(quán)利要求8任一權(quán)利要求所述的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，其特征在于:所述的外圍電路還含有標(biāo)準(zhǔn)I/O接口，該標(biāo)準(zhǔn)I/O接口用于實(shí)現(xiàn)FPGA芯片對(duì)外部不同接口電路的訪問(wèn)與控制。
10.根據(jù)權(quán)利要求9所述的基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，其特征在于:所述的標(biāo)準(zhǔn)I/O接口為24 bit數(shù)據(jù)線或16 bit地址線或8 bit控制線或I bit時(shí)鐘線,所述的.24 bit數(shù)據(jù)線與FPGA芯片的I/O信號(hào)線直接相連，16 bit地址線與FPGA芯片的I/O信號(hào)線直接相連，8 bit控制線與FPGA芯片的I/O信號(hào)線直接相連，I bit時(shí)鐘線與FPGA芯片的時(shí)鐘輸出信號(hào)線相連。
全文摘要
一種基于FPGA芯片的EDA綜合實(shí)驗(yàn)平臺(tái)，涉及一種實(shí)驗(yàn)平臺(tái)，包括核心處理芯片和與該核心處理芯片相連接的外圍電路，所述的核心處理芯片是基于XilinxVertexV6-240t的FPGA芯片，該FPGA芯片用于為實(shí)驗(yàn)平臺(tái)提供高性能密集計(jì)算的EDA實(shí)驗(yàn)功能，及用于實(shí)現(xiàn)對(duì)各種外圍電路的控制；所述的外圍電路含有存儲(chǔ)陣列、LED模塊、LCD顯示模塊、VGA模塊、PCIE接口、JTAG接口、電源模塊、標(biāo)準(zhǔn)I/O接口。本發(fā)明能夠與高性能、綜合性的EDA相適應(yīng)，使用戶能夠?qū)崿F(xiàn)與真實(shí)的高性能EDA開發(fā)及設(shè)計(jì)的應(yīng)用環(huán)境相類似的模擬試驗(yàn)和訓(xùn)練，從而能夠較快地滿足EDA綜合設(shè)計(jì)及應(yīng)用人才培養(yǎng)的需求。
文檔編號(hào)G06F17/50GK103150437SQ20131007811
公開日2013年6月12日 申請(qǐng)日期2013年3月12日 優(yōu)先權(quán)日2013年3月12日
發(fā)明者潘梅勇, 張愛(ài)科, 王慧, 葛祥友, 李瑞娟, 孔軼艷 申請(qǐng)人:廣西生態(tài)工程職業(yè)技術(shù)學(xué)院, 柳州職業(yè)技術(shù)學(xué)院