專利名稱：一種雙端口外設(shè)配置接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于嵌入式系統(tǒng)領(lǐng)域，涉及一種全數(shù)字邏輯的雙端口外設(shè)配置接口電路。
背景技術(shù)：
常用的外設(shè)配置接口電路有很多種，但在單主機對單從機的應(yīng)用上來說，常常比較繁瑣，比如常用的 SPI (Serial Peripheral Interface)接口，需要 CSN/SCK/M0SI/MIS0等4個端口，M0SI/MIS0又不會同時工作，造成資源的浪費；而常用的I2C(Inter-1ntegrated Circuit)接口，雖然使用的端口只有兩個，SCL/SDA,但從速率上來說，只有100Kps/400Kbps/3.4Mbps這3種協(xié)議規(guī)定好的速率。而且按照協(xié)議所規(guī)定的，從機每次都需要在主機發(fā)送數(shù)據(jù)結(jié)束后回應(yīng)ACK，對單主機、單從機系統(tǒng)來講，不必要，造成硬件資源上的浪費；而另一種常用的 UART (Universal Asynchronous Receiver/Transmitter)接口，雖然也是端口只有兩個TxD/RxD，但是需要雙方首先協(xié)商好速率，同時雙方都需要有自己的系統(tǒng)時鐘來完成正常的通信過程。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明提供了一種單主機、單從機應(yīng)用時，外部端口更少、協(xié)議更簡單、速率可調(diào)、不需要外部供給系統(tǒng)時鐘的接口電路。一種雙端口外設(shè)配置接口電路 ，其特征在于，對外只有兩個IO接口:一個是RCK時鐘輸入端口 ；另一個是RDA數(shù)據(jù)雙向端口。用于與外部設(shè)備交換信息，一般與配置的發(fā)起主機相連。與寄存器組的連接端口有:讀、寫數(shù)據(jù)端口 reg_rdD[7:0]和reg_wrD[7:0],讀/寫地址信號端口 reg_addr[6:0],讀、寫使能信號端口 reg_rd和reg_wr。所述雙端口外設(shè)配置接口電路包括:時鐘計數(shù)器P_cnt [3:0],讀寫判斷寄存器p_r_wn，地址/數(shù)據(jù)移位寄存器p_d_shift[7:0],讀數(shù)據(jù)移位寄存器 n_d_shift[7:0],地址寄存器 p_reg_addr [6:0],寫使能信號產(chǎn)生寄存器n_reg_wr,讀使能信號產(chǎn)生寄存器n_reg_rd。其中，時鐘計數(shù)器p_cnt [3:0]，用于對輸入的時鐘RCK進行計數(shù)，輸出控制整個電路工作狀態(tài)的時序脈沖信號。該計數(shù)器是一個四位二進制計數(shù)器，其時鐘輸入端接RCK時鐘輸入端口，計數(shù)輸出分別送至p_r_wn、n_reg_rd> n_reg_wr和p_reg_addr [6:0]前的選擇器。在每個時鐘的上升沿計數(shù)值自動加1，從O到15循環(huán)變化，一個計數(shù)周期為16拍RCK時鐘，對應(yīng)一個讀/寫操作周期。讀寫判斷寄存器p_r_wn，用于判斷操作的類別(讀或?qū)?。該寄存器是一個一位寄存器，其時鐘輸入端接RCK時鐘輸入端口，數(shù)據(jù)輸出端分別連接到寫使能信號產(chǎn)生寄存器n_reg_wr和讀使能信號產(chǎn)生器n_reg_rd前的選擇器。在p_cnt計數(shù)到O時,對RDA上數(shù)據(jù)進行采樣，判斷本次操作的類別:如果為高電平，此次操作為讀操作；如果為低電平，此次操為寫操作。讀使能信號產(chǎn)生寄存用于產(chǎn)生讀使能信號。該寄存器是一個一位寄存器，其時鐘輸入端接時鐘RCK時鐘輸入端口，數(shù)據(jù)輸入端接前面選擇器的輸出，數(shù)據(jù)輸出端連至讀數(shù)據(jù)移位寄存器n_d_shift前的選擇器和讀使能端口 reg_rd。p_cnt[3:0]計數(shù)到7時，RCK的下降沿觸發(fā)該寄存器產(chǎn)生寬度為I拍RCK的讀使能信號。寫使能信號產(chǎn)生寄存器11_1"叩_ 1.，用于產(chǎn)生寫使能信號。該寄存器是一個一位寄存器，其時鐘輸入端接時鐘RCK時鐘輸入端口，數(shù)據(jù)輸入端接前面選擇器的輸出，數(shù)據(jù)輸出端接寫使能端口 reg_wr。p_cnt[3:0]計數(shù)到15時，RCK的下降沿觸發(fā)該寄存器產(chǎn)生寬度為I拍RCK的寫使能信號reg_wr。地址寄存器p_reg_addr[6:0]，用于存放讀/寫數(shù)據(jù)的地址信號。該寄存器是一個7位寄存器，其時鐘輸入端接RCK時鐘輸入端口，數(shù)據(jù)輸出端直接連到對寄存器組操作的地址信號端口 reg_addr [6:0]。p_cnt[3:0]計數(shù)到7時,將p_d_shift [7:0]寄存器的低7位數(shù)據(jù)存入該地址寄存器，產(chǎn)生讀/寫數(shù)據(jù)的地址信號。地址/數(shù)據(jù)移位寄存器p_d_shift[7:0]，用于將串行的地址或?qū)憯?shù)據(jù)信號轉(zhuǎn)換成并行數(shù)據(jù)。所述地址/數(shù)據(jù)移位寄存器是一個串入一并出的8位移位寄存器，移位控制端接RCK時鐘輸入端口，串行輸入端接RDA，8位并行輸出數(shù)據(jù)線連接寫數(shù)據(jù)端口 reg_wrD [7:0],低7位數(shù)據(jù)線p_d_shift[6:0]還與地址寄存器前的選擇器相連。在每個時鐘周期RCK的上升沿，p_d_shift對RDA上的數(shù)據(jù)進行采樣并左移。當(dāng)p_cnt[3:0]計數(shù)至7時,該移位寄存器并行輸出7位地址信號p_d_shift [6: 0]。第15拍下降沿出現(xiàn)時，輸出8位寫數(shù)據(jù)至寫數(shù)據(jù)端口 reg_wrD [7:0]。讀數(shù)據(jù)移位寄存器n_d_shift[7:0]，用于將并行讀數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。該寄存器是一個并入一串出的8位移位寄存器，移位控制端接RCK時鐘輸入端口，并行數(shù)據(jù)輸入端接讀數(shù)據(jù)端reg_rdD[7:0],使能控制端分別接p_r_wn和n_reg_rd,串行輸出端接RDA。當(dāng)p_r_wn為低時(本次操作為寫操作)，n_d_shift不動作；當(dāng)p_r_wn為高(本次操作為讀操作)，n_reg_rd也為高時,將從讀數(shù)據(jù)端口 reg_rdD[7:0]讀取對應(yīng)寄存器的值(最低位為I)。之后在RCK的每個下降沿，n_d_shift都會執(zhí)行左移操作，直到將8位數(shù)據(jù)全部移出。內(nèi)部電路在工作時，無論是讀操作還是寫操作，對本發(fā)明來說都是在RCK時鐘輸入端口信號的上升沿對RDA端口進行數(shù)據(jù)采樣，下降沿進行數(shù)據(jù)變化。將RDA端口設(shè)計成雙向10，目的就在于可以節(jié)省IO數(shù)量，將讀和寫這兩個不同時進行的動作分時在同一 IO上完成。本發(fā)明的有益效果是:通信協(xié)議簡單；外部端口少，可節(jié)省IO資源；電路簡單，版圖面積??；速率調(diào)整方便，隨外部供給的RCK時鐘速率的變化而改變，不需要外部供給系統(tǒng)時鐘。


圖1為本發(fā)明接口電路的原理圖；圖2為本發(fā)明寫操作的標(biāo)準(zhǔn)時序圖；圖3為本發(fā)明讀操作的標(biāo)準(zhǔn)時序圖；圖4為本發(fā)明應(yīng)用實例的接線圖。
具體實施例方式本發(fā)明所描述的一種雙端口外設(shè)配置接口電路，可以在連接不同外設(shè)的時候，都使用統(tǒng)一的雙端口對外部進行通信，通信速率完全由外部時鐘決定。下面結(jié)合附圖給出本發(fā)明的具體實施方式
。圖1是本發(fā)明接口電路的電原理圖，主要由時鐘計數(shù)器p_cnt[3:0]，讀寫判斷寄存器p_r_wn，地址/數(shù)據(jù)移位寄存器p_d_shift [7:0],讀數(shù)據(jù)移位寄存器n_d_shift [7:0],地址寄存器p_reg_addr [6:0],寫使能信號產(chǎn)生寄存器n_reg_wr,讀使能信號產(chǎn)生寄存器n_reg_rd 組成。本實施例的接口電路設(shè)計驗證結(jié)束后，將RTL (Register Transfer Level)代碼進行綜合，形成網(wǎng)表，對應(yīng)華潤上華公司的工藝器件進行版圖的繪制，最終在華潤上華科技有限公司350nm工藝下進行流片成功。圖2是寫操作時接口電路的工作時序。在第I個時鐘的上升沿來臨時采樣RDA上的信號，判斷操作類別(讀或?qū)?，圖中為低則本次通信為寫操作。計數(shù)器口_(:1^[3:0]在每個時鐘的上升沿進行自累加運算，每次加I。一個寫操作周期為16拍時鐘，對應(yīng)p_cnt[3:0]的一個計數(shù)周期。地址/數(shù)據(jù)移位寄存器？_(1_也1代[7:0]在每個時鐘的上升沿采樣RDA，進行左移操作。RDA的第2 8拍信號為地址信息，第8拍時，p_d_shift[6:0]輸出7位地址(0x06)至地址寄存器p_reg_addr [6:0],并保持本次通信過程中不變；后8拍將RDA上的串行數(shù)據(jù)左移形成的P_d_shift[6:0](作為高7位)，與第15拍的下降沿時RDA上的信號(作為最低位)，合成寫數(shù)據(jù)并送至寄存器組的寫 數(shù)據(jù)端口 reg_WrD[7:0]。同時，在第15拍的下降沿至第16拍的下降沿，輸出一個持續(xù)I拍的寫使能信號reg_Wr至寄存器組的寫數(shù)據(jù)使能端，將數(shù)據(jù)存入寄存器組。至此，完成一個寫操作。圖3是讀操作時接口電路的工作時序。同樣，一個讀周期也為16拍時鐘。第I個時鐘上升沿采樣RDA上電平信號，判斷操作類別(讀或?qū)?，圖中為高則本次通信為讀操作。讀操作在RCK的第2 8拍獲取地址信息，第8拍時，將p_d_shift[6:0]輸出的7位地址(0別6)送至地址寄存器？_(1_也1代[6:0]，并保持本次通信過程中不變。與此同時，在第7拍的下降沿到第8拍的下降沿期間，形成寬為I拍的讀使能信號reg_rd，從寄存器組的讀數(shù)據(jù)端口 reg_rdD[7:0]讀取對應(yīng)地址(0x06)的寄存器中的數(shù)據(jù)(0x5A)。此數(shù)據(jù)在第8拍的下降沿，存入移位寄存器n_d_shift [7:0]，在第8 16拍的每個RCK的下降沿，該寄存器完成左移功能(最低位填I(lǐng))。而主機在8拍結(jié)束時釋放掉RDA，使得從機的RDA輸出可以反映到主機，完成從機的輸出端口的作用。輸出的RDA在每個時鐘的下降沿跟隨n_d_shift的最高位變化，直到完成數(shù)據(jù)的發(fā)送過程。同時，主機通過在每個時鐘的上升沿對RDA進行采樣獲取數(shù)據(jù)。這樣，從第8拍的下降沿到第16拍的下降沿為止，完成整個字節(jié)即8位數(shù)據(jù)的發(fā)送過程。下面給出本發(fā)明的一個應(yīng)用實例。圖4是連接另一塊模擬待配置芯片的寄存器組時的結(jié)構(gòu)框圖。將本發(fā)明所涉及的接口電路的通信端口作為通信中的從機，通過一臺電腦的 JTAG (Joint Test Action Group)與一個 MCU (Micro Control Unit)相連，設(shè)定 MSP430芯片為主機，用其GPIO (General Purpose Input Output)模擬上述讀/寫通信時序(其中一個GPIO用作時鐘端口 RCK，一個GPIO用作雙向數(shù)據(jù)端口 RDA)，就可以完成外部與模擬芯片寄存器之間的配置工作。地址空間為O 127，最大達128bytes。最終芯片測試結(jié)果表明，本接口電路可以很好地工作，能夠滿足待配置寄存器組的讀/寫要求。
以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍，凡在本發(fā)明的精神和原則之內(nèi)所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍 之內(nèi)。
權(quán)利要求
1.一種雙端口外設(shè)配置接口電路，其特征在于，對外只有兩個IO接口:一個是RCK時鐘輸入端口，另一個是RDA數(shù)據(jù)雙向端口 ；與寄存器組的連接端口有:讀、寫數(shù)據(jù)端口 reg_rdD[7:0]和reg_wrD[7:0],讀/寫地址信號端口 reg_addr [6:0],讀、寫使能信號端口 reg_rd和reg_wr ;所述雙端口外設(shè)配置接口電路包括:時鐘計數(shù)器p_cnt [3:0],讀寫判斷寄存器p_r_wn,地址/數(shù)據(jù)移位寄存器p_d_shift[7:0],讀數(shù)據(jù)移位寄存器n_d_shift[7:0],地址寄存器p_reg_addr [6:0],寫使能信號產(chǎn)生寄存器n_reg_wr,讀使能信號產(chǎn)生寄存器n_reg_rd ;其中， 所述時鐘計數(shù)器p_cnt[3:0]，用于對輸入的時鐘RCK進行計數(shù)，輸出控制整個電路工作狀態(tài)的時序脈沖信號；所述時鐘計數(shù)器是一個四位二進制計數(shù)器，其時鐘輸入端接RCK時鐘輸入端口，計數(shù)輸出分別送至p_r_wn、n_reg_rd、n_reg_wr和p_reg_addr [6:0]前的選擇器；在每個時鐘的上升沿計數(shù)值自動加1，從O到15循環(huán)變化，一個計數(shù)周期為16拍RCK時鐘，對應(yīng)一個讀/寫操作周期； 所述讀寫判斷寄存器P_r_wn，用于判斷操作的類別(讀或?qū)?；所述讀寫判斷寄存器是一個一位寄存器，其時鐘輸入端接RCK時鐘輸入端口，數(shù)據(jù)輸出端分別連接到寫使能信號產(chǎn)生寄存器n_reg_wr和讀使能信號產(chǎn)生器n_reg_rd前的選擇器；當(dāng)p_cnt [3:0]計數(shù)到O時，對RDA端口上數(shù)據(jù)進行采樣，判斷本次操作的類別:如果為高電平，此次操作為讀操作；如果為低電平，此次操為寫操作； 所述讀使能信號產(chǎn)生寄存器n_reg_rd，用于產(chǎn)生讀使能信號；所述讀使能信號產(chǎn)生寄存器是一個一位寄存器，其時鐘輸入端接RCK時鐘輸入端口，數(shù)據(jù)輸入端接前面選擇器的輸出，數(shù)據(jù)輸出端連至讀數(shù)據(jù)移位寄存器n_d_shift前的選擇器和讀使能端口 reg_rd ；p_cnt[3:0]計數(shù)到7時，RCK的下降沿觸發(fā)該寄存器產(chǎn)生寬度為I拍RCK時鐘的讀使能信號；所述寫使能信號產(chǎn)生寄存器n_reg_wr，用于產(chǎn)生寫使能信號；所述寫使能信號產(chǎn)生寄存器是一個一位寄存器，其時鐘輸入端接RCK時鐘輸入端口，數(shù)據(jù)輸入端接前面選擇器的輸出，數(shù)據(jù)輸出端接寫使能端口 reg_wr ；p_cnt[3:0]計數(shù)到15時，RCK的下降沿觸發(fā)該寄存器產(chǎn)生寬度為I拍RCK時鐘的寫使能信號； 所述地址寄存器？_1'叩_&(1(11'[6:0]，用于存放讀/寫數(shù)據(jù)的地址信號；所述地址寄存器是一個7位寄存器，其時鐘輸入端接RCK時鐘輸入端口，數(shù)據(jù)輸出端連接地址信號端口 reg_addr[6:0] ；p_cnt[3:0]計數(shù)到7時，將所述地址/數(shù)據(jù)移位寄存器p_d_shift [7:0]寄存器的低7位數(shù)據(jù)存入該地址寄存器，產(chǎn)生讀/寫數(shù)據(jù)的地址信號； 所述地址/數(shù)據(jù)移位寄存器P_d_shift[7:0]，用于將串行的地址或?qū)憯?shù)據(jù)信號轉(zhuǎn)換成并行數(shù)據(jù)；所述地址/數(shù)據(jù)移位寄存器是一個串入一并出的8位移位寄存器，移位控制端接RCK時鐘輸入端口，串行輸入端接RDA，8位并行輸出數(shù)據(jù)線連接寫數(shù)據(jù)端口 reg_wrD [7:0],低7位數(shù)據(jù)線？_(1_也1代[6:0]還與地址寄存器前的選擇器相連；在每個時鐘周期RCK的上升沿，p_d_shift對RDA上的數(shù)據(jù)進行采樣并左移；當(dāng)p_cnt[3:0]計數(shù)至7時，所述地址/數(shù)據(jù)移位寄存器并行輸出7位地址信號p_d_shift[6:0];第15拍下降沿出現(xiàn)時，輸出8位寫數(shù)據(jù)至寫數(shù)據(jù)端口 reg_wrD[7:0]； 讀數(shù)據(jù)移位寄存器n_d_shift[7:0]，用于將并行讀數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)；該寄存器是一個并入一串出的8位移位寄存器，移位控制端接RCK時鐘輸入端口，并行數(shù)據(jù)輸入端接讀數(shù)據(jù)端reg_rdD[7:0],使 能控制端分別接p_r_wn和n_reg_rd,串行輸出端接RDA ;當(dāng)p_r_wn為低時(本次操作為寫操作),n_d_shift不動作；當(dāng)p_r_wn為高(本次操作為讀操作)，n_reg_rd也為高時，從讀數(shù)據(jù)端口 reg_rdD[7:0]讀取對應(yīng)寄存器的值；之后，在RCK的每個下降沿，n_d_shift都會執(zhí)行左移操作，直到將8位數(shù)據(jù)全部移出。
2.根據(jù)權(quán)利要求1所述的一種雙端口外設(shè)配置接口電路，其特征在于，無論是讀操作還是寫操作，都是在RCK時鐘輸入端口信號的上升沿對RDA端口進行數(shù)據(jù)采樣，下降沿進行數(shù)據(jù)變化。
3.根據(jù)權(quán)利要求1所述的一種雙端口外設(shè)配置接口電路，其特征在于，通信速率調(diào)整方便，隨外部供給的RCK時 鐘速率的變化而改變，且不需要外部供給系統(tǒng)時鐘。
全文摘要
本發(fā)明屬于嵌入式系統(tǒng)領(lǐng)域，公開了一種雙端口外設(shè)配置接口電路，對外只有兩個IO接口一個是RCK時鐘輸入端口，另一個是RDA數(shù)據(jù)雙向端口；與寄存器組的連接端口有讀、寫數(shù)據(jù)端口，讀/寫地址信號端口，讀、寫使能信號端口。接口電路包括時鐘計數(shù)器，讀寫判斷寄存器，地址/數(shù)據(jù)移位寄存器，讀數(shù)據(jù)移位寄存器，地址寄存器，寫使能信號產(chǎn)生寄存器，和讀使能信號產(chǎn)生寄存器。本發(fā)明所述的接口電路具有通信協(xié)議簡單、外部端口少、電路簡單、通信速率隨外部供給的RCK時鐘速率的變化而改變和不需要外部供給系統(tǒng)時鐘等優(yōu)點。
文檔編號G06F13/28GK103226531SQ20131011657
公開日2013年7月31日 申請日期2013年4月7日 優(yōu)先權(quán)日2013年4月7日
發(fā)明者喬龍, 林平分, 萬培元, 裘武龍, 黃廷昭 申請人:北京工業(yè)大學(xué)