非對稱金屬-氧化物-半導體晶體管本申請是2009年11月20日提交的、名稱為“非對稱金屬-氧化物-半導體晶體管”的中國專利申請200910224796.8的分案申請。技術領域本發(fā)明涉及用于集成電路的晶體管，更特別地，涉及像具有混合柵極和增大的輸出電阻的金屬氧化物半導體場效應晶體管這樣的晶體管。

背景技術：
隨著工藝技術的改進，生產符合設計標準的集成電路用的晶體管，正變得越來越具有挑戰(zhàn)性。先進的半導體制造技術，使得人們能夠生產短柵極長度的金屬氧化物半導體晶體管。然而，在短柵極長度的器件中，相對于柵極區(qū)而言，源極漏極區(qū)可能對器件行為產生不希望大的影響。利用局部化的口袋式注入(pocketimplant)可以減輕這些不希望的短溝道效應。對于短柵極長度的金屬氧化物半導體晶體管，口袋式注入有助于恢復正常的器件運行特性。對于數(shù)字應用來說，經(jīng)常使用具有雙口袋式注入的對稱布局。當模擬晶體管與具有低泄漏電流要求的數(shù)字晶體管被同時制造時，模擬晶體管性能可能會受到影響。數(shù)字晶體管中的雙口袋式注入減少了泄漏電流，但造成晶體管表現(xiàn)出隨著漏極電壓增加而漏極電流增加的現(xiàn)象。由于漏極電壓影響漏極側口袋式注入能量勢壘的高度，所以產生了漏極電流對漏極電壓的依賴關系。這種效果，有時被稱為漏極感應閾值偏移，可導致下降的輸出電阻值。輸出電阻是漏極-源極電壓的變化對漏極電流產生影響的度量。理想地，在飽和狀態(tài)下漏極電流應該不依賴于漏極-源極電壓，產生高晶體管增益。對于希望高增益的模擬應用來說，下降的輸出電阻值往往是不能接受的。為了解決在模擬晶體管中的雙口袋式注入的缺點，常利用非對稱布局來制造傳統(tǒng)的模擬晶體管。用這種類型的方法，省略了漏極側的口袋式注入，留下單個的(不對稱的)源極側口袋式注入。這還可以增加晶體管的溝道長度，減輕短溝道效應。雖然由口袋式注入形成的傳統(tǒng)的非對稱晶體管能展現(xiàn)出令人滿意的輸出電阻值，然而在離子注入操作期間，形成非對稱的口袋式注入需要使用一個額外的光刻掩模來阻擋不需要的漏極側口袋式注入。因此，希望能夠提供表現(xiàn)出增大的輸出電阻的改進型非對稱晶體管結構以及用于制造這種非對稱晶體管結構的方法。

技術實現(xiàn)要素：
金屬氧化物半導體晶體管可以設置在半導體襯底上。用于每個晶體管的源極區(qū)和漏極區(qū)可以形成在襯底中。例如高介電常數(shù)的電介質的柵極絕緣體可以形成在源極區(qū)和漏極區(qū)之間。每個晶體管的柵極可以由柵極絕緣體上的第一柵極導體和第二柵極導體形成。柵極可以具有相關的柵極長度。在給定的集成電路上，柵極長度可以比用于制造該給定的集成電路的工藝的半導體制造設計規(guī)則所指定的最小柵極長度大幾倍。每個晶體管的柵極可以具有不同功函數(shù)的第一柵極導體和第二柵極導體。第一柵極導體和第二柵極導體可以具有各自的第一和第二柵極導體長度。第一柵極導體長度和第二柵極導體長度的比率設置了晶體管的閾值電壓。第一柵極導體和第二柵極導體的使用制造出非對稱晶體管配置，這種非對稱晶體管配置減少或消除了對源極側的口袋式注入的需求，而同時使得晶體管顯示出增大的輸出電阻。增大的輸出電阻有助于非對稱晶體管產生用于像模擬電路這樣的應用的增強增益。計算機輔助設計工具可以從電路設計人員那里接收電路設計。工具可以分析設計并且自動地識別設計中的哪些晶體管將最優(yōu)地具有各種幅值的閾值電壓。以該分析為基礎能產生并存儲光刻掩模設計。掩?？梢杂糜谥圃旒呻娐贰Ｔ诩呻娐分?，混合柵極晶體管中的柵極導體長度比率隨著需要而改變以滿足設計標準，例如在開關速度不關鍵時最小化開關速度而同時減少功耗。本發(fā)明更多的特點、特性和各種優(yōu)點將從附圖和優(yōu)選實施例的下列詳細描述中更易理解。附圖說明圖1是具有源極側口袋式注入的傳統(tǒng)金屬氧化物半導體晶體管的截面圖；圖2是和根據(jù)本發(fā)明實施例的金屬氧化物半導體晶體管中的源極區(qū)有關的能量勢壘的示圖；圖3是說明根據(jù)本發(fā)明實施例，在存在n+柵極結構的情況下，p型襯底能帶怎么向下彎曲的能帶圖；圖4是說明根據(jù)本發(fā)明實施例，在存在p+柵極結構的情況下，p型襯底能帶怎樣相對地不受影響的能帶圖；圖5是根據(jù)本發(fā)明實施例的示例性的n溝道金屬氧化物半導體晶體管的截面圖；圖6是根據(jù)本發(fā)明實施例的示例性的p溝道金屬氧化物半導體晶體管的截面圖；圖7、圖8、圖9、圖10、圖11、圖12、圖13和圖14是根據(jù)本發(fā)明實施例的示例性金屬氧化物半導體晶體管在制造過程中的截面圖；圖15是示出了根據(jù)本發(fā)明實施例的集成電路如何可以具有閾值電壓不同的非對稱晶體管的電路圖；圖16是根據(jù)本發(fā)明實施例的示例性電路設計系統(tǒng)的圖示；圖17是根據(jù)本發(fā)明實施例的示例性計算機輔助設計工具的圖示，該計算機輔助設計工具可以用于設計包含閾值電壓不同的非對稱晶體管的集成電路以使電路性能最優(yōu)化；圖18是根據(jù)本發(fā)明實施例的示例性步驟的流程圖，該示例性步驟包括設計和制造以下電路，該電路具有閾值電壓選定為使綜合性能最優(yōu)化的非對稱金屬氧化物半導體晶體管；圖19是根據(jù)本發(fā)明實施例的示圖，說明了與具有傳統(tǒng)柵極的同等大小的晶體管相比，具有混合柵極的非對稱晶體管如何表現(xiàn)出增大的輸出電阻。具體實施方式本發(fā)明涉及例如金屬氧化物半導體晶體管這樣的晶體管。金屬氧化物半導體晶體管可以具有由多于一種類型的金屬形成的柵極。通過改變在溝道之上的不同位置處的柵極金屬的成分，可以形成非對稱金屬氧化物半導體晶體管結構。這些晶體管可以顯示出輸出電阻的改進值(例如，增大的輸出電阻)，使得它們適合于例如要求高增益的模擬電路的應用?？梢詼p少或去除口袋式注入的使用，由此簡化工藝過程。在不需要復雜的工藝步驟的情況下，就可以在集成電路內改變晶體管柵極的柵極金屬部分的大小比率。這樣使得集成電路被形成為具有很多閾值電壓不同的非對稱晶體管。通過在集成電路上由具有適合的閾值電壓的晶體管來形成各個體電路，可以使整個集成電路性能最優(yōu)化?？梢栽谌魏芜m合類型的集成電路上使用根據(jù)本發(fā)明實施例的金屬氧化物半導體晶體管?？梢圆捎镁w管的集成電路包括可編程的邏輯器件集成電路、微處理器、邏輯電路、模擬電路、特定應用集成電路、存儲器、數(shù)字信號處理器、模擬-數(shù)字和數(shù)字-模擬轉換器電路，等等。圖1示出了傳統(tǒng)金屬氧化物半導體場效應晶體管(MOSFET)的截面圖。如圖1中所示，晶體管100可以由在硅襯底112中的體(阱)區(qū)114形成。在圖1的例子中，晶體管100是n溝道金屬氧化物半導體(NMOS)晶體管，因此，體區(qū)114由摻雜p型的硅形成。P+注入?yún)^(qū)124用于形成體B的體端子126和p型硅的體區(qū)114之間的歐姆接觸。源極S和漏極D形成在柵極G的任一側。源極S具有要連接源極端子122的n+注入?yún)^(qū)118。漏極D具有要連接漏極端子120的n+注入?yún)^(qū)116。柵極G具有電連接柵極結構128的柵極端子134。柵極結構128具有柵極氧化物層130和柵極導體132。柵極氧化物層130由氧化硅形成。柵極導體132可以由硅化的摻雜多晶硅形成。在圖1的例子中，柵極導體132可以由n+多晶硅形成。在電路中的晶體管100的工作期間，可以向柵極G施加柵極電壓。如果向柵極G施加一足夠大的正電壓，則少數(shù)載流子(圖1的NMOS晶體管中的電子)將形成位于柵極G下面的溝道區(qū)136中的溝道。當溝道形成的時候，電流就能很容易地流動在源極區(qū)S和漏極區(qū)D之間。如圖1中所示，晶體管10可以以柵極長度L為特征。垂直于柵極長度L(即，進入圖1的頁面方向)，晶體管100具有相關的柵極寬度W(通常大于長度L)。往往有利的是，形成具有盡可能短的柵極長度L的晶體管。具有短柵極長度的晶體管可以被更加緊密地封裝在集成電路上，使得邏輯設計人員能設計更加復雜的電路并且趨于減少器件成本。更小的晶體管還可以表現(xiàn)出更快的切換速度，其有助于提高電路性能。然而，短柵極長度的使用，例如具有小于大約一微米的長度L的柵極，可能導致不理想的晶體管行為。例如，具有短柵極長度的晶體管可能受到擊穿的風險增加。短柵極長度還可能導致由增大的泄漏電流所引起的不希望的大量功耗。為了解決例如增加擊穿風險的短溝道效應，提供一個具有改進摻雜分布的金屬氧化物半導體晶體管可能是有利的。例如，口袋式注入可以形成在源極區(qū)和漏極區(qū)附近的區(qū)域中，例如圖1中的區(qū)域138和區(qū)域140，以幫助防止不希望的侵入溝道區(qū)。離子注入可以形成口袋式注入?？诖阶⑷氲膿诫s類型與相鄰的源-漏區(qū)的摻雜類型相反。例如，在具有n型源-漏區(qū)的晶體管中，口袋式注入是p型。口袋式注入在源極和漏極處產生了能量勢壘。在用于數(shù)字邏輯應用的晶體管中，由口袋式注入所產生的能量勢壘有助于防止擊穿。然而，對于在希望高增益的模擬應用中所使用的晶體管來說，在源極和漏極處都使用了口袋式注入的對稱設計可能會產生問題。這是因為，漏極電壓值影響由漏極側口袋式注入產生的能量勢壘值。即使在飽和之后，隨著漏極電壓增加，漏極側勢壘高度減少。結果，漏極電流隨著漏極電壓增加而增加，降低了輸出電阻，而由此降低了增益。為了解決這個問題，例如晶體管100這樣的傳統(tǒng)的晶體管可以省略在區(qū)域140中的漏極側的口袋式注入。在區(qū)域138中的源極側的口袋式注入可以保留，以確保晶體管100表現(xiàn)出合適的閾值電壓。從傳統(tǒng)晶體管的區(qū)域140中取消漏極側的口袋式注入需要使用額外的光刻掩模。這是因為在制造期間，阻擋結構必須形成在半導體晶片的表面，以阻擋雜質注入到區(qū)域140中，而同時形成區(qū)域138的源極側口袋式注入。根據(jù)本發(fā)明的實施例，通過由多于一種的導電材料來形成柵極，可以減少或消除對口袋式注入的需求。在一個給定的柵極結構中的柵極導體可以各自具有不同的功函數(shù)。這使得在不需要形成口袋式注入的情況下，形成的能量勢壘與用傳統(tǒng)的源極側口袋式注入所形成的能量勢壘相似。因此，可以創(chuàng)造出具有更高輸出電阻和提高增益的非對稱晶體管，同時減少或消除了口袋式注入的需求。柵極中的柵極導體可以是例如不同摻雜類型的多晶硅這樣的半導體或是具有不同導電特性的金屬(如例子所示)。在一個給定的晶體管中的柵極材料形成在沿晶體管的溝道區(qū)的不同橫向位置處(即，在襯底表面的平面中的晶體管柵極結構內的不同位置處)。采用一種合適的布置，以此處描述舉例來說，每個晶體管的柵極結構是混合的，因為其由多種金屬形成，每種金屬具有不同的功函數(shù)。在傳統(tǒng)地需要包含有源極側口袋式注入的溝道區(qū)部分上方，可以由具有相對高的功函數(shù)的金屬來形成柵極。在n溝道金屬氧化物半導體晶體管中，這種金屬可以例如具有大約5.1eV的功函數(shù)，這使得其電性能比得上重摻雜的p型柵極導體、例如p+多晶硅柵極導體的電性能。在n溝道晶體管中的溝道區(qū)的其余部分上方，可以由具有相對低的功函數(shù)的金屬來形成柵極。例如，這部分柵極可以具有大約4.2eV的功函數(shù)，這使得其電性能比得上重摻雜的n型柵極導體、例如n+多晶硅柵極導體的電性能。還可以采用其它布置，例如其中通過不同量(例如，通過少于0.3eV、通過0.3eV或0.3eV以上、通過至少0.6eV、通過至少0.9eV、等等)來區(qū)分用于不同柵極導體的金屬功函數(shù)的布置。還可以形成包括混合柵極的PMOS晶體管。其中柵極的源極側部分的柵極由不同類型的金屬形成而柵極的其余部分不是由不同類型的金屬形成的晶體管，可以具有與帶源極側口袋式注入的傳統(tǒng)晶體管相類似的能帶圖結構。特別是，根據(jù)本發(fā)明實施例的多導體柵極晶體管可以具有圖2所示類型的能帶圖。在圖2的例子中，通過源極S、溝道CH和漏極D得到晶體管的能帶圖。如圖2中所示，存在源極側能量勢壘148。當晶體管無供電時(漏極電壓Vd接地電壓，例如0伏)和當晶體管供電時(漏極電壓Vd接正向電源電壓Vdd，例如1.0伏)都存在能量勢壘148。通過在具有不同功函數(shù)的晶體管的柵極結構中包含兩個不同的柵極導體來產生能量勢壘148。柵極結構中的柵極導體可以形成在沿溝道長度的不同橫向位置處。柵極結構的源極側部分可以由第一柵極導體形成。其余的柵極結構可以由第二柵極導體形成。第一柵極導體和第二柵極導體可以由任何合適的金屬材料形成，包括元素金屬、金屬合金以及其它含金屬化合物、例如金屬硅化物、金屬氮化物、等等。采用一種合適的布置，以此處描述舉例來說，柵極導體由金屬形成(即，純金屬元素或金屬合金)?？梢杂米鳀艠O導體的具有較低功函數(shù)的金屬的例子包括鋁和鉭?？梢杂米鳀艠O導體的具有較高功函數(shù)的金屬的例子包括金和鎢。這些僅僅是舉例。任何合適的導體材料都可以用作如所希望的柵極導體。參考圖3和圖4可以理解在采用不同功函數(shù)的柵極導體的晶體管中能量勢壘148的形成。圖3的能帶圖對應于以下晶體管結構，在該晶體管結構中由具有n型特性的金屬或其它材料形成柵極導體。區(qū)域150對應于該柵極導體并且為了圖示目的而顯示為具有適合于n+硅的費米能級。區(qū)域152對應于柵極絕緣體。區(qū)域154對應于晶體管體區(qū)中的p型硅。平衡狀態(tài)下，區(qū)域154的能帶可以向下彎曲，如圖3中所示，在靠近p型區(qū)154和柵極絕緣體152之間的界面處產生耗盡區(qū)156。這種耗盡區(qū)使得更容易在柵極絕緣體下面(即，在晶體管的溝道區(qū)中)產生反相層。因此，在柵極導體由n+半導體或例如具有等效功函數(shù)(例如，4.2eV的功函數(shù))的的導體材料形成的晶體管柵極布置中，耗盡層156的存在說明了更低的導帶和更低的晶體管閾值電壓Vt。當晶體管中含有相對更多的這種柵極導體時，減少了晶體管的整個閾值電壓。圖4的能帶圖對應于以下晶體管結構，在該晶體管結構中由具有p型特性的金屬或其它材料形成柵極導體。區(qū)域158對應于該柵極導體并且為了圖示目的而顯示為具有適合于p+硅的費米能級。區(qū)域160對應于柵極絕緣體。區(qū)域162對應于晶體管體中的p型硅。因為柵極導體的特性是“p型”以及因為體區(qū)是p型(在該例中)，所以在平衡狀態(tài)下，區(qū)域162的能帶幾乎不存在彎曲，如圖4中所示。因此，柵極導體由p+半導體或金屬或具有等效功函數(shù)(例如，5.1eV的功函數(shù))的其它導電材料形成的晶體管柵極布置，趨向于以導帶來表征，該導帶沒有按照圖3的區(qū)域156中的導帶降低的方式而降低。圖3的第一柵極導體和圖4的第二柵極導體的相對行為可以用于產生圖2的圖中所示類型的能帶形狀。以舉例來思考圖5的NMOS晶體管布置。如圖5中所示，晶體管164可以由例如硅襯底的半導體襯底166來形成。體區(qū)168可以摻雜有p型摻雜劑。體接觸區(qū)176可以由p+離子注入?yún)^(qū)或其它重摻雜p型區(qū)來形成。源極區(qū)174和漏極區(qū)184可以由n+離子注入?yún)^(qū)或其它重摻雜n型區(qū)形成。導電柵極結構182可以具有第一柵極導體178和第二柵極導體180。導體178和180可以形成在柵極絕緣層186上。柵極絕緣層186可以由任何合適的材料形成，例如二氧化硅或具有比二氧化硅更高的介電常數(shù)K的高K電介質材料(即，例如硅酸鉿、二氧化鉿、硅酸鋯、二氧化鋯的電介質)。在圖5的晶體管164中，柵極絕緣層186形成在例如p型硅體區(qū)168的半導體上。在圖6的晶體管164中，柵極絕緣層形成在例如p型硅體168的半導體上。典型的柵極導體厚度在一千埃至幾千埃的數(shù)量級。典型的柵極絕緣體厚度在40埃的數(shù)量級(作為例子來說)。如所需要的，還可以采用更大或更小的膜厚度。晶體管164中的柵極G的柵極導電層可以由多種材料形成。在溝道區(qū)170之上，柵極導體178可以由具有p+特征的金屬或其它導電材料來形成，如結合圖4所描述的。晶體管164的柵極的這些部分將不會導致阱168中降低的導帶。在溝道區(qū)172之上，柵極導體180可以由具有n+特征的金屬或其它導電材料來形成，如結合圖3所描述的。對于體168的區(qū)域172來說，這將導致降低的導帶，如在圖2的區(qū)域CH中。晶體管柵極的每個柵極導體可以具有相應的長度。如圖5中所示，柵極導體178可以具有長度L1，而柵極導體180可以具有長度L2。在給定的集成電路上，對于每個晶體管來說，長度L1和L2不必是相同的。相反地，不同的晶體管可以制造為具有L1/L2的不同比率，由此調整不同的晶體管的閾值電壓以適合用于各種電路應用。在設計過程期間，可以用計算機輔助設計工具人工地或自動地來選擇這些L1/L2比率，以便使整個電路性能最優(yōu)化。圖3和圖4的能帶圖與圖5的晶體管164中的柵極導體180和178相關。圖4中的區(qū)域158對應于柵極導體178并且可以由具有p+半導體特性的材料形成，例如金屬或具有等效功函數(shù)(例如，5.1eV的功函數(shù))的其它導電材料。圖3中的區(qū)域150對應于柵極導體180并且可以由具有n+半導體特性的材料形成，例如金屬或具有等效功函數(shù)(例如，4.2eV的功函數(shù))的其它導電材料。在晶體管164的柵極結構182中的不同材料有時要求沿晶體管164的溝道的不同橫向位置處布置，這是因為每種材料位于鄰近溝道區(qū)的不同的各自部分。柵極導體178鄰近體區(qū)170，而柵極導體180鄰近體區(qū)172。如果需要，在柵極結構182中可以包括另外的導電材料。例如，可以形成導體(例如，金屬)的毯層，其與導電結構178和導電結構180的部分或全部相交疊。可以沿垂直于長度L的維度(即，進入到圖5的頁面方向)來度量晶體管164的柵極寬度。晶體管164可以具有任何適合的柵極寬度。例如，晶體管164可以具有如下柵極寬度，該柵極寬度大于柵極長度L、大于柵極長度L的兩倍、大于柵極長度的三倍，等等。長度L可以等于柵極導體長度L1和L2的總和。長度L可以相對短或可以更長(例如，形成所謂的長溝道器件)。在典型的長溝道器件布置中，長度L可以是半導體制造設計規(guī)則允許的最小柵極長度Lmin的兩倍長、三倍長、四倍長、或兩倍、三倍或四倍以上。當區(qū)域178位于體168之上時比當區(qū)域180位于體168之上時會導致更大的導帶高度，由此產生了圖2的能量勢壘148。如結合圖2中所描述的，能量勢壘148可以有助于改善晶體管性能。通過調整區(qū)域178和180的相對大小，可以調整能量勢壘148的橫向延伸以及晶體管的閾值電壓Vt。由于采用不同功函數(shù)的柵極導體178和180可以產生能量勢壘148，因此不必在晶體管164中使用口袋式注入。在與圖5的結構的結合中也不必使用源極側口袋式注入，如可選的p+口袋式注入?yún)^(qū)188所指示的。與例如摻雜濃度小于1017/cm3、1018/cm3等的用于傳統(tǒng)的口袋式注入的摻雜水平相比，口袋式注入?yún)^(qū)188可以具有更低的摻雜水平。如圖6中所示，可以形成具有含有功函數(shù)不同的多種柵極導體的柵極的p溝道金屬氧化物半導體(PMOS)非對稱晶體管。在圖7、圖8、圖9、圖10、圖11、圖12、圖13和圖14中示出了用于形成例如圖5和圖6中的晶體管164的晶體管示例性技術。這些圖展示出在制造的連續(xù)階段期間，具有由兩種橫向分隔的導體材料形成的柵極的金屬氧化物半導體晶體管結構的截面圖。結合圖7、圖8、圖9、圖10、圖11、圖12、圖13和圖14所描述的制造工藝使用了基于掩模的柵極導體形成技術，其中使用光刻掩模來限定柵極導體178和180的相對尺寸(即，長度L1和L2)。這有可能會使得在集成電路上的大量晶體管被構造為具有個體定制的閾值電壓Vt。因為源極側口袋式注入是可選的，就可以避免在制造期間使用額外的掩模層來形成口袋式注入阻擋結構。在圖7的部分形成的晶體管結構164中，在硅體區(qū)168上形成了柵極絕緣層186(GOX)。柵極絕緣層186可以由氧化硅或高-K柵極絕緣體(即，具有比氧化硅的介電常數(shù)大的介電常數(shù)的柵極絕緣體)形成?？梢栽跂艠O絕緣層186的頂部上淀積并構圖犧牲多晶硅柵極結構190。在形成結構190以后，可以進行兩個源漏離子注入步驟中的第一步以開始形成源極區(qū)和漏極區(qū)174和184。例如，可以形成有時稱為輕摻雜漏極注入的低濃度注入類型。在輕摻雜漏極注入過程期間，犧牲多晶硅層190可以用作注入掩模以保護柵極絕緣層186下面的溝道區(qū)。如圖8中所示，可以相鄰于多晶硅柵極結構190形成例如間隔物194這樣的間隔物。然后可以進行兩個源漏離子注入步驟中的第二步驟，以完成形成源極區(qū)174和漏極區(qū)184的過程。在第二離子注入步驟期間，間隔物194用作注入掩模，以確保注入與位于柵極絕緣層186下面的溝道區(qū)橫向分隔。在進行第二源漏注入之后，可以淀積氧化硅層196。然后拋光晶體管結構以制造平坦的上部表面，如圖8中所示。如圖9中所示，可以去除犧牲多晶硅層190以在柵極絕緣層186之上產生開口192?？梢圆捎萌魏魏线m的多晶硅蝕刻工藝以去除多晶硅層190(例如，干法或濕法蝕刻，等等)。去除多晶硅之后，可以淀積用于第一金屬柵極178的金屬層，如圖10中所示。拋光(例如，使用化學機械拋光技術)之后，可以淀積光刻膠層198，并且在金屬層178的頂上光刻構圖，如圖11所示?？梢圆捎梦g刻來去除金屬柵極部分178的不需要的部分，如圖12中所示。在蝕刻完成后，可以去除光刻膠198。如圖13中所示，在圖12的蝕刻操作中所形成開口的頂部上可以淀積用作第二柵極導體180的金屬層。拋光之后，就產生了圖14所示的晶體管164。如圖14所示，晶體管164的柵極結構182具有位于柵極絕緣層186上的第一柵極導體178和第二柵極導體180，它們由具有兩種不同功函數(shù)的金屬或其它導電材料形成。沿柵極絕緣層186表面的不同橫向位置布置柵極導體，并且該柵極導體在界面200處電連接。在制造期間，使用光刻掩模來限定晶體管結構的形狀和大小，例如柵極導體178和180的形狀和大小。更具體地，可以使用光刻掩模來限定圖11的構圖光刻膠層198與圖11的層178交疊的程度，由此在后續(xù)的蝕刻操作期間保護層178的交疊部分。在其中掩模圖案具體限定了要保護相對大量的層178的晶體管中，所得到的柵極導體178的長度(圖5的長度L1)與柵極導體180的長度(圖5的長度L2)的比率將很大。在其它晶體管中，掩模圖案可以指定要保護的相對小量的層178。在這些晶體管中，柵極導體178的長度與柵極導體180的長度的比率將相對小。在一給定的晶體管中，長度L1與L2的比率影響晶體管的閾值電壓。例如，當L1/L2較大時，閾值電壓就可以較大。因此，對于集成電路上的晶體管來說，用來形成柵極導體178和180的掩模圖案可以用來產生個體化的晶體管閾值電壓。在一給定的集成電路上可以有很多例如晶體管164這樣的晶體管(例如，成千上萬的晶體管164)。每個晶體管的閾值電壓可以是不同的，或者如果需要，可以制造晶體管的組，每組具有完全不同的閾值電壓。例如在集成電路上可以有兩個不同的組、三個不同的組、四個不同的組或多于四個不同組的晶體管，每組的特征在于不同的柵極導體長度比率L1/L2和相應的閾值電壓。圖15示出了含有混合柵極晶體管164的示例性集成電路200。如圖15中所示，集成電路200可以包括很多晶體管164?？梢孕纬筛鞣N不同組的晶體管164，每組具有由該組的晶體管內的柵極導體的大小來確定的不同的閾值電壓Vt。可以制造晶體管164，使得與在不同電路中的或需要執(zhí)行不同類型功能的晶體管相比，作為部分具體電路或需要執(zhí)行具體類型功能的晶體管可以具有不同的閾值電壓。例如，需要表現(xiàn)出特別快的開關速度的晶體管可以具有較低的閾值電壓，而對于需要低功耗并且不怎么要求開關速度的晶體管可以具有較高的閾值電壓。可以利用電路設計系統(tǒng)人工地或自動地來完成這些閾值電壓分配。在圖15的例子中，例如集成電路200中的電路202、204和206這樣的電路各自具有不同閾值電壓Vt的大量晶體管164。在制造期間，并行地制造這些晶體管164中每一個的適合的柵極導體時，可以使用在構圖晶體管164的柵極導體尺寸時所使用的光刻掩模。在集成電路200的操作期間，通過確保每個晶體管利用最優(yōu)閾值電壓執(zhí)行其想要的功能，個體化的晶體管閾值電壓可以提高電路200的性能。在給定的集成電路上通常存在很多晶體管。這些晶體管中的部分或全部可以使用混合的柵極布置來制造。可以使用以計算機輔助設計工具為基礎的電路設計系統(tǒng)，以幫助電路設計人員設計并制造具有混合柵極的晶體管的集成電路。圖16中示出了可以用來設計混合柵極晶體管的示例性電路設計系統(tǒng)56。圖16的邏輯設計系統(tǒng)56可以幫助電路設計人員設計并測試系統(tǒng)的復雜電路，例如包括例如晶體管164這樣的混合柵極的晶體管的電路。當設計完成時，邏輯設計系統(tǒng)可以用來產生并存儲用于相應集成電路的光刻掩模的掩模設計。光刻掩?？梢杂脕碇圃旒呻娐?。邏輯電路設計系統(tǒng)56可以以一個或多個計算機以及它們配套的存儲硬件為基礎，因此可以包括處理電路部分和存儲器。為了支持與實現(xiàn)需要的電路功能有關的設計操作，軟件在系統(tǒng)56的處理電路和存儲器上運行，并且用于進行設計決策，例如柵極導體結構的大小和形狀，其它器件特征的大小和形狀、互連和掩模的布局圖案等。任何適合的硬件都可以用于實現(xiàn)系統(tǒng)56。例如，系統(tǒng)56可以以一個或多個處理器為基礎，例如個人計算機、工作站等?？梢岳镁W(wǎng)絡(例如，局域網(wǎng)或廣域網(wǎng))來鏈接處理器。這些計算機中的存儲器或外部存儲器和儲存器件，例如內部和/或外部硬盤可以用來存儲指令和數(shù)據(jù)?；谲浖慕M成部分、例如計算機輔助設計工具62和數(shù)據(jù)庫63駐留在系統(tǒng)56上。在操作期間，在系統(tǒng)56的處理器上運行可執(zhí)行軟件、例如計算機輔助設計工具62的軟件。數(shù)據(jù)庫63用于存儲電路設計數(shù)據(jù)、掩模設計數(shù)據(jù)和用于系統(tǒng)56操作的其它數(shù)據(jù)。一般而言，軟件和數(shù)據(jù)可以存儲在系統(tǒng)56中的任何計算機可讀介質(存儲器)上。這種存儲器可以包括計算機存儲芯片、可移動和固定介質例如硬盤驅動、閃存、光盤(CD)、DVD、其它光學介質、軟盤、磁帶或任何其它合適的存儲器或儲存器件。當安裝系統(tǒng)56的軟件時，系統(tǒng)56的儲存器具有讓系統(tǒng)56中的計算設備執(zhí)行各種方法(處理)的指令和數(shù)據(jù)。當執(zhí)行這些處理時，計算設備被配置用來實現(xiàn)電路設計系統(tǒng)的功能。計算機輔助設計(CAD)工具62，其部分或全部有時統(tǒng)稱為CAD工具，可以由一個供應商或多個供應商來提供。工具62可以提供為一套或多套工具和/或一個或多個獨立的軟件部件(工具)。數(shù)據(jù)庫63可以包括僅由特定的一個或多個工具訪問的一個或多個數(shù)據(jù)庫，以及可以包括一個或多個共享數(shù)據(jù)庫。可以由多個工具來訪問共享數(shù)據(jù)庫。例如，第一工具可以在共享數(shù)據(jù)庫中存儲用于第二工具的數(shù)據(jù)。第二工具可以訪問共享數(shù)據(jù)庫以檢索由第一工具存儲的數(shù)據(jù)。這樣使一個工具將信息傳遞到另一個工具。如果需要，多個工具還可以在彼此之間傳遞信息，而不用在共享數(shù)據(jù)庫中存儲信息。當電路設計人員利用工具62來實現(xiàn)一電路時，電路設計人員要面對大量潛在的有挑戰(zhàn)性的設計決策。設計人員必須權衡各種因素，例如成本、大小和性能以制造出可行的最終產品。其間涉及了權衡。例如，可以實現(xiàn)給定設計的電路，以便其能快速運行，但消耗了大量功率和片上資源，或者可以實現(xiàn)給定設計的電路，使其運行更慢、卻消耗更少的功率和更少的資源。當權衡上面這些因素時，電路設計人員可以使用CAD工具62來人工和自動地制造各種晶體管164的柵極導體178和180，如所需要地來定制這些晶體管的閾值電壓Vt。較低的閾值電壓可以用于速率是最重要的那部分電路中，而較高的閾值電壓可以用于盡可能地節(jié)省功率。電路設計人員可以利用工具62來人工或自動作出設計決策，使得作出對晶體管的閾值電壓最優(yōu)化的選擇，同時滿足設計約束，例如定時裕度、功耗、面積消耗等。為了清楚起見，閾值電壓的優(yōu)化功能和其它功能有時在這里在邏輯設計系統(tǒng)56和CAD工具62的上下文中來描述。通常，任何合適數(shù)量的軟件部分(例如，一個或多個工具)可以用于給電路設計人員提供有用于混合柵極晶體管電路的設計幫助。這些軟件部分可以獨立于工具62中的邏輯設計工具、掩模布局工具和其它軟件，或提供電路設計幫助功能的軟件部件中的部分或全部可以提供在邏輯分析和優(yōu)化工具、布局工具、等等中。圖17中示出了可以在例如圖16的系統(tǒng)56的電路設計系統(tǒng)中使用的示例性計算機輔助設計工具62。設計過程通常始于電路功能規(guī)格的制定。電路設計人員利用設計輸入工具64能具體規(guī)劃需要的電路將如何實現(xiàn)功能。設計輸入工具64可以包括例如設計和約束輸入輔助器以及設計編輯器這樣的工具。設計輸入輔助器可用于幫助電路設計人員從現(xiàn)有設計的庫中找出所需要的設計，并可以在輸入所需要設計時給設計人員提供計算機輔助的幫助。例如，設計輸入輔助器可用于給用戶呈現(xiàn)可選項的屏幕。用戶可以點擊屏幕上的選項來選擇正設計的電路是否應具有某些特征。設計編輯器可用來輸入設計(例如，通過輸入硬件描述語言代碼行)，可以用來編輯由庫中所得到(例如，利用設計輸入輔助器)的設計，或可以協(xié)助用戶選擇和編輯合適的預封裝代碼/設計。設計錄入工具64可用來允許電路設計人員利用任何合適的格式提供所需要電路設計。例如，設計錄入工具64可以包括使電路設計人員使用真值表輸入邏輯設計的工具。可以利用文本文件或時序圖來指定或從庫中導入真值表。真值表邏輯設計和約束錄入可以用于大電路的一部分或整個電路。另一個例子是，設計錄入工具64可以包括原理圖捕獲工具。原理圖捕獲工具可以讓邏輯設計人員根據(jù)例如邏輯門和邏輯門的組的組成部分中在視覺上構造邏輯電路。先前存在的模擬和數(shù)字電路的庫可以用來讓設計的所需要的部分用原理圖捕獲工具導入。如果需要，設計錄入工具64可以讓電路設計人員利用硬件描述語言(例如，寄存器傳輸級設計)向電路設計系統(tǒng)56提供電路設計。電路的設計人員可以通過用編輯器編寫硬件描述語言代碼輸入設計?？梢詮挠脩艟S護的庫或商業(yè)庫中導入代碼塊。在利用設計錄入工具64輸入設計之后，行為仿真工具72可用于對設計的功能性能進行仿真。如果設計的功能性能不完整或不正確，設計人員可以利用設計和約束錄入工具64對設計作出改變。在利用工具74執(zhí)行合成操作之前，利用行為仿真工具72來驗證新設計的功能操作。如果需要，例如工具72的仿真工具還可以用在設計流程的其它階段(例如，在邏輯合成之后)。可以以任何合適的形式(例如，真值表、時序圖，等等)，給電路設計人員提供行為仿真工具72的輸出。一旦電路設計功能操作已被確定是令人滿意的，合成工具74可用于執(zhí)行特定器件技術(即，在可用晶體管164和相關電路的具體組中)中的設計。例如，系統(tǒng)56可能在數(shù)據(jù)庫63中保持各種預定義晶體管164的列表，各自有由其L1/L2比率確定的具體閾值電壓Vt。在使用合成工具74期間，可以從預定義結構的池中選擇合適的晶體管164。工具74或其它工具62還可以用于人工和自動設計具有適當L1/L2比率的晶體管164。工具74可用于優(yōu)化操作。例如，如工具74的工具可用于通過作出適當?shù)挠布x擇以實現(xiàn)電路設計中不同的邏輯功能來優(yōu)化設計，該電路設計以由電路設計人員用工具64輸入的電路設計數(shù)據(jù)和約束數(shù)據(jù)為基礎。在利用工具74合成和優(yōu)化之后，電路設計人員可使用例如布圖布線工具76的工具來執(zhí)行的物理設計步驟(布局合成操作)。布圖布線工具76可用來幫助確定如何最優(yōu)地在集成電路的芯片內放置用于各種功能的電路。如果需要，設計人員可以提供指導(例如，確定用于芯片的最優(yōu)“平面圖”)。布圖布線工具76優(yōu)選地幫助有序地創(chuàng)建并高效實現(xiàn)給定的集成電路的電路設計。如工具74和76的工具可能是成套工具的一部分。如果需要，像工具74和76這樣的工具可以人工和自動地來考慮在混合柵極晶體管內利用不同柵極導體長度(L1和L2)的效應來調整其閾值電壓，同時實現(xiàn)所需要的電路設計。這使得工具74和76功耗得以最小化(例如，由穿通晶體管的泄漏電流引起的功耗)，同時滿足像定時約束這樣的設計限制。在布圖布線工具產生了用于電路設計的布局之后，可以使用分析工具78來分析和測試設計。在利用工具62完成滿意的優(yōu)化操作之后，工具62可以產生和儲存用來生成以下掩模組的布局數(shù)據(jù)，該掩模組用于制造具有所需要的設計的集成電路。圖18中示出了涉及制造具有各種閾值電壓的混合柵極晶體管的集成電路的示例性操作。在步驟230處，如設計錄入工具64的工具可以使用輸入屏幕以從電路設計人員那里獲取所需要的電路設計。該設計可能包括例如時序限制、信號強度限制、邏輯功能限制等的設計約束。設置屏幕和其它適合的用戶輸入安排可用于采集與選擇用于混合柵極晶體管的合適的L1/L2比率相關的設置。如果需要，部分或全部的設置可能會提供為默認值。這類用戶輸入安排還可用于獲得其它設計限制等等。例如，電路設計人員可以指定如延遲或速度限制、所需的電源電壓、電流驅動限制、噪聲水平限制、邏輯電壓設置、I/O電路的電壓設置、功耗水平等這樣的約束。舉例來說，電路設計人員可以指定特定的電路路徑應以特定的最低速度運行。如果需要，例如這些的設置可以提供為默認值(例如，當設計人員沒有指定任何這種約束時)。在步驟232處，可以利用工具72、74、76和78來執(zhí)行邏輯合成和優(yōu)化、物理設計和定時仿真操作。在這些操作期間，CAD工具62可以處理在步驟230處所得到的設計約束，用來產生用于光刻掩模的掩模設計，該光刻掩模可用來制造所需的集成電路以及與集成電路一起適合地配置的混合柵極晶體管。該設計可以儲存在例如圖16的存儲器63中。然后可以制造這些掩模(例如，通過利用掩模制造工具取回存儲數(shù)據(jù)并進行e束光刻和其它適合的制造操作來產生掩模)。在232步驟期間，CAD工具標識柵極長度L1/L2合適的比率，其將允許集成電路中的電路在不消耗額外功率量的情況下，滿足定時約束和其它約束(例如，通過選擇晶體管164的最優(yōu)閾值電壓并相應地調整那些晶體管的L1/L2比率，使得功耗最小化，而同時滿足定時約束)?；谠诓襟E230期間所采集的用戶供給的設置可以進行這些操作。在步驟234處，可以利用在步驟232處產生的掩模來制造集成電路。該集成電路通常會包含不具有混合柵極的一些晶體管和具有混合柵極的一些晶體管?；旌蠔艠O晶體管可以有非對稱配置，與同樣大小的傳統(tǒng)晶體管相比，混合柵極晶體管表現(xiàn)出增大的輸出電阻和增強的增益。這使得混合柵極晶體管可用于如模擬電路的應用。在混合柵極晶體管中，每個晶體管的閾值電壓可能使得整個集成電路的性能最優(yōu)化。在步驟236處，在步驟234期間制造的集成電路器件可用于系統(tǒng)中。例如，集成電路可安裝在印刷電路板上，并與其它集成電路結合使用來執(zhí)行適當?shù)墓δ?。圖19是輸出電阻Rout如何隨晶體管的漏電流(Id)對漏源電壓(Vds)特性斜率反向改變的示圖。輸出電阻Rout是漏源電壓對漏電流作用的度量。對于需要高增益的模擬電路的應用來說，Rout高是特別有益的，使得其倒數(shù)(1/Rout)為低。圖19的圖說明了當利用圖5和圖6的晶體管164這樣的混合柵極晶體管代替同等大小的傳統(tǒng)的晶體管時所預期的性能改善。圖19的曲線238對應于傳統(tǒng)的金屬氧化物半導體晶體管，其具有相對較低的Rout值，從而導致比較陡峭的曲線的斜率。圖19的曲線240對應于與傳統(tǒng)晶體管的大小和形狀都相同的非對稱混合柵極晶體管164。由于非對稱晶體管的混合柵極，對于相同柵極大小來說，輸出電阻增加了。這導致了相對高的Rout值和曲線240的曲線斜率，其比傳統(tǒng)晶體管曲線斜率238小。前述僅說明了本發(fā)明的原理，在本不背離本發(fā)明范圍和實質的情況下，本領域普通技術人員可做出各種變更。附加實施例附加實施例1。一種集成電路包括：第一晶體管；和第二晶體管，其中第一晶體管和第二晶體管分別具有不同功函數(shù)的兩個柵極導體的柵極和各自的第一柵極導體長度和第二柵極導體長度，其中第一晶體管的柵極和第二晶體管的柵極具有相等的長度，以及其中第一晶體管中的第一柵極導體長度與第二晶體管中的第一柵極導體長度不同。附加實施例2。附加實施例1的集成電路進一步包括在第一晶體管中的源側口袋式注入。附加實施例3。附加實施例1的集成電路進一步包括：具有與第一晶體管中的柵極長度相等長度的柵極的第三晶體管，其中第三晶體管具有各自為第一柵極導體長度和第二柵極導體長度的第一柵極導體和第二柵極導體，以及其中在第三晶體管中的第一柵極導體長度與在第一晶體管中的第一柵極導體長度不同，并且與第二晶體管中的第一柵極導體長度不同。附加實施例4。附加實施例3的集成電路，其中在第一晶體管中的第一柵極導體和第二柵極導體是不同的金屬，其中在第二晶體管中的第一柵極導體和第二柵極導體是不同的金屬，以及其中在第三晶體管中的第一柵極導體和第二柵極導體是不同的金屬。附加實施例5。附加實施例4的集成電路，其中第一、第二和第三晶體管分別具有相應的柵極絕緣層，該柵極絕緣層由從下列材料構成的組中選出的電介質形成：硅酸鉿、二氧化鉿、硅酸鋯和二氧化鋯。附加實施例6。附加實施例1的集成電路，其中第一晶體管和第二晶體管分別具有相應的柵極絕緣層，該柵極絕緣層由從下列材料構成的組中選出的電介質形成：硅酸鉿、二氧化鉿、硅酸鋯和二氧化鋯。附加實施例7。附加實施例6的集成電路，其中在第一晶體管和第二晶體管中的第一柵極導體和第二柵極導體由金屬形成。附加實施例8。附加實施例1的集成電路，其中第一晶體管具有柵極絕緣層，其中氧化硅具有介電常數(shù)，其中柵極絕緣層具有比氧化硅更大的介電常數(shù)，以及其中第一晶體管的柵極具有比其長度更大的寬度。附加實施例9。附加實施例8的集成電路，進一步包括具有由半導體制造設計規(guī)則允許的最小柵極長度的柵極的多個晶體管，以及其中第一晶體管和第二晶體管分別具有至少是最小柵極長度三倍的相關的柵極長度。附加實施例10。附加實施例8的集成電路，其中在第一晶體管和第二晶體管中的第一柵極導體和第二柵極導體由金屬形成。附加實施例11。附加實施例10的集成電路進一步包括具有由半導體制造設計規(guī)則允許的最小柵極長度的柵極的多個晶體管，以及其中第一晶體管和第二晶體管分別具有至少是最小柵極長度三倍的相關的柵極長度。附加實施例12。一種使用電路設計系統(tǒng)設計集成電路的方法，該集成電路含有多個混合柵極的金屬氧化物半導體晶體管，每個晶體管均具有各自柵極導體長度和相關的柵極導體長度比率的相關的成對的柵極導體，包括：使用電路設計系統(tǒng)，以使電路設計人員指定所需要的電路設計；以及產生并存儲光刻掩模用的掩模設計，其中對于至少一些混合柵極的晶體管來說，柵極導體長度比率不同。附加實施例13。附加實施例12的方法，其中產生并存儲掩模設計包括確定所需要的電路設計的哪些部分包括具有第一閾值電壓的第一組混合柵極晶體管，以及確定所需要的電路設計的哪些部分包括具有與第一閾值電壓不同的第二閾值電壓的第二組混合柵極晶體管。