捕獲集成電路芯片與芯片封裝體之間的互耦合效應(yīng)的制作方法
【專利摘要】本發(fā)明提供了使用電子設(shè)計(jì)自動(dòng)化（EDA）工具捕獲集成電路芯片與芯片封裝體之間的互耦合效應(yīng)的系統(tǒng)和方法。具體而言，提供了一種在計(jì)算機(jī)基礎(chǔ)設(shè)施中實(shí)施的用于設(shè)計(jì)集成電路芯片的方法。該方法包括編譯過程技術(shù)參數(shù)，所述過程技術(shù)參數(shù)描述所述集成電路芯片的封裝體和芯片-封裝體耦合的電學(xué)行為。該方法還包括生成包括編譯后的過程技術(shù)參數(shù)的寄生技術(shù)文件。
【專利說明】捕獲集成電路芯片與芯片封裝體之間的互耦合效應(yīng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電路設(shè)計(jì)，更具體地，涉及使用電子設(shè)計(jì)自動(dòng)化(EDA)工具捕獲(capture)集成電路芯片與芯片封裝體(chip package)之間的互稱合效應(yīng)的系統(tǒng)和方法。
【背景技術(shù)】
[0002]隨著技術(shù)繼續(xù)按比例縮小到亞微米范圍，應(yīng)用向著更高頻率和更高集成水平前進(jìn)，使得來自互連布線的寄生效應(yīng)顯著影響集成電路性能。例如，來自互連布線的寄生效應(yīng)在集成電路的定時(shí)、功率、增益、匹配網(wǎng)絡(luò)、可靠性和噪聲性能方面扮演著重要角色，使得來自互連布線的寄生效應(yīng)不能再被忽略，否則集成電路可能發(fā)生故障。
[0003]具體而言，亞微米集成電路設(shè)計(jì)者面對的挑戰(zhàn)之一是來自半導(dǎo)體管芯或芯片與芯片封裝體之間的互連布線(例如芯片-封裝體稱合(chip-package coupling))的寄生效應(yīng)的問題。更具體而言，由于芯片和封裝體(焊料凸起(solder bump)和第一封裝金屬層)被設(shè)置為非常緊鄰這一事實(shí)，當(dāng)使用倒裝芯片技術(shù)封裝時(shí)半導(dǎo)體管芯或芯片之間的相互作用可引起芯片和封裝體之間顯著的寄生耦合效應(yīng)。芯片是在其中形成集成電路的諸如硅的半導(dǎo)體材料，而芯片封裝體是在其上安裝一個(gè)或多個(gè)芯片的襯底，例如是陶瓷層壓封裝體或印刷電路板。芯片封裝體提供將內(nèi)部芯片部件連接到外部電路的工具。芯片-封裝體耦合已經(jīng)變成成功預(yù)測芯片上集成電路的性能的主要因素。
[0004]為了在集成電路的布圖后分析期間考慮來自互連布線的寄生效應(yīng)，有必要在集成電路設(shè)計(jì)中為存在于各種器件之間的物理連接創(chuàng)建電學(xué)模型。該處理通常被稱為寄生提取(parasitic extraction, PEX)。然而,傳統(tǒng)PEX方法僅捕獲芯片級(jí)稱合并且默認(rèn)采用安裝的封裝體而不考慮芯片與芯片封裝體之間的互耦合效應(yīng)。
[0005]預(yù)測集成電路的性能時(shí)為了考慮芯片-封裝體耦合的一般慣例包括使用電磁(EM)仿真器來模擬芯片封裝體效應(yīng)以及評(píng)估芯片-封裝體耦合。然而，EM仿真能力受到互連布線結(jié)構(gòu)的復(fù)雜性的限制。此外，封裝體金屬路徑安排(routing)通常由3-D EM工具模擬，而芯片級(jí)寄生通常由EDAPEX工具模擬。然而由于工具銷售商(vendor)的不同格式、界面限制等，將從3-D EM工具得到的EM模型網(wǎng)表和從EDA PEX工具得到的芯片上寄生網(wǎng)表向仿真中的整合通常是一個(gè)挑戰(zhàn)。此外，芯片封裝體的獨(dú)立模型也不考慮芯片和芯片封裝體之間的互耦合效應(yīng)。
[0006]因此，本領(lǐng)域中存在克服上述缺陷和限制的需要。

【發(fā)明內(nèi)容】

[0007]在本發(fā)明的第一方面中，提供了 一種在計(jì)算機(jī)基礎(chǔ)設(shè)施(computerinfrastructure)中實(shí)施的用于設(shè)計(jì)集成電路芯片的方法。該方法包括編譯過程技術(shù)參數(shù)，所述過程技術(shù)參數(shù)描述所述集成電路芯片的封裝體和芯片-封裝體耦合的電學(xué)行為。該方法還包括生成包括編譯后的過程技術(shù)參數(shù)的寄生技術(shù)文件。
[0008]在本發(fā)明的另一方面中，提供了一種用于對集成電路芯片進(jìn)行設(shè)計(jì)后測試和優(yōu)化的方法。該方法包括完成所述集成電路芯片的設(shè)計(jì)和布圖。該方法還包括發(fā)起對所述集成電路芯片的寄生提取，所述發(fā)起包括:編譯過程技術(shù)參數(shù)，所述過程技術(shù)參數(shù)描述所述集成電路芯片的封裝體和芯片-封裝體耦合的電學(xué)行為；以及生成包括編譯后的過程技術(shù)參數(shù)的寄生技術(shù)文件。該方法還包括生成寄生提取結(jié)果。該方法還包括將所述寄生提取結(jié)果輸入到布圖后仿真中。
[0009]在本發(fā)明的又一方面中，提供了一種在計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)中實(shí)施的用于生成集成電路芯片的功能性設(shè)計(jì)模型的方法。該方法包括定義寄生技術(shù)文件，所述寄生技術(shù)文件包含定義集成電路芯片封裝體的至少一個(gè)金屬層的要素。該方法還包括:將過程技術(shù)參數(shù)寫入到所述寄生技術(shù)文件中，所述過程技術(shù)參數(shù)描述所述集成電路芯片、所述集成電路芯片封裝體和芯片-封裝體耦合的區(qū)域的電學(xué)行為。
【專利附圖】

【附圖說明】
[0010]通過本發(fā)明的示例性實(shí)施例的非限制性實(shí)例，參考注釋了的多幅附圖，在下面的詳細(xì)描述中描述本發(fā)明。
[0011]圖1示出了安裝到倒裝芯片封裝體上的芯片的例子；
[0012]圖2示出了根據(jù)本發(fā)明各方面在集成電路芯片和芯片封裝體之間的耦合效應(yīng)的例子；
[0013]圖3是根據(jù)本發(fā)明各方面用于實(shí)施本發(fā)明的示例性外部環(huán)境；
[0014]圖4和5是根據(jù)本發(fā)明各方面的過程的流程圖；
[0015]圖6示出了根據(jù)本發(fā)明各方面的全面寄生技術(shù)文件的橫截面；
[0016]圖7-12示出了根據(jù)本發(fā)明各方面使用全面寄生技術(shù)文件的例子；
[0017]圖13是在與本發(fā)明的系統(tǒng)和方法一起使用的半導(dǎo)體設(shè)計(jì)、制造和/或測試中使用的設(shè)計(jì)過程的流程圖。
【具體實(shí)施方式】
[0018]本發(fā)明涉及電路設(shè)計(jì)，更具體地，涉及使用電子設(shè)計(jì)自動(dòng)化(EDA)工具捕獲集成電路(IC)芯片和芯片封裝體之間的互耦合效應(yīng)的系統(tǒng)和方法。更具體而言，本發(fā)明提供了將IC封裝體模擬結(jié)合到用于倒裝芯片設(shè)計(jì)的集成電路布圖寄生網(wǎng)絡(luò)中的方法。
[0019]隨著集成電路的亞微米設(shè)計(jì)(例如，模擬混合信號(hào)和射頻(RF)設(shè)計(jì))中性能、密度、復(fù)雜性和集成水平的增加，實(shí)現(xiàn)PEX準(zhǔn)確性和設(shè)計(jì)自動(dòng)化變得更加關(guān)鍵。因此，本發(fā)明的實(shí)施提供了這樣的方法，所述方法生成在設(shè)計(jì)包中考慮芯片與封裝體之間的耦合效應(yīng)的全面寄生技術(shù)文件。這些方法可以被不同的工藝技術(shù)或系統(tǒng)以及不同的EDA工具利用，從而有效且高效地模擬芯片封裝體耦合效應(yīng)并評(píng)估芯片-封裝體耦合。
[0020]圖1示出了傳統(tǒng)芯片-封裝體耦合的例子。具體而言，圖1示出了保持一個(gè)或多個(gè)芯片的封裝體100的一部分以及通過過孔110 (例如，倒裝芯片焊料凸起連接)而被連接到封裝體100的顛倒翻轉(zhuǎn)的芯片105的一部分。倒裝芯片——有時(shí)也稱為受控塌陷芯片連接(C4)—是使用已經(jīng)沉積到芯片襯墊(pad)上的焊料凸起，將諸如集成電路(IC)芯片和微機(jī)電系統(tǒng)(MEMS)的半導(dǎo)體器件連接到外部電路的方法。在最后芯片處理步驟期間，焊料凸起被沉積在晶片頂面上的芯片襯墊上。為了將芯片安裝到外部電路(例如，芯片封裝、電路板、或者另一芯片或晶片)，芯片被翻轉(zhuǎn)以便其頂面向下，并且被對準(zhǔn)以便其襯墊與外部電路上的匹配襯墊對準(zhǔn)，并且然后使焊料流過以完成互連。這與引線接合(wire bonding)形成對照，在引線接合中，芯片被豎立安裝并且引線被用于將芯片襯墊互連到外部電路。
[0021]在設(shè)計(jì)圖1的芯片105時(shí)，電路設(shè)計(jì)者通常使用設(shè)計(jì)包中的組件創(chuàng)建芯片105內(nèi)的電路并且對電路的相互作用進(jìn)行仿真以生成芯片105的行為模型。仿真過程的一部分是計(jì)算與芯片105中的互連布線120相關(guān)聯(lián)的寄生電容和電阻，以及模擬芯片105中互連布線120如何與硅襯底115相互作用。通常，在該設(shè)計(jì)過程的分開的步驟中，封裝體100被看作具有其自己的電容和電阻，從而為封裝體100生成單獨(dú)的行為模型。芯片105和封裝體100的分開的行為模型被看作好像這些模型覆蓋了所有相互作用。然而，在芯片105和封裝100之間存在電容性耦合元件，傳統(tǒng)上這些電容性耦合元件在電路設(shè)計(jì)過程中不被電路設(shè)計(jì)者考慮。例如，在傳統(tǒng)電路設(shè)計(jì)過程中，C4過孔(via) 110在電路設(shè)計(jì)中簡單地被表示為形成芯片105和封裝100之間的連接，電路設(shè)計(jì)者忽略了芯片105和封裝100之間的任何電容性耦合。
[0022]圖2示出了根據(jù)本發(fā)明各方面芯片-封裝體耦合的一個(gè)例子并示例出倒裝芯片封裝體效應(yīng)。具體而言，圖2示出了保持一個(gè)或多個(gè)芯片的封裝體200的一部分以及通過過孔210 (例如，倒裝芯片焊料凸起連接)被連接到封裝體200的顛倒翻轉(zhuǎn)的芯片205的一部分。在設(shè)計(jì)圖2的芯片205時(shí)，電路設(shè)計(jì)者使用設(shè)計(jì)包中的組件創(chuàng)建芯片205內(nèi)的電路并且對電路的相互作用進(jìn)行仿真以生成芯片205的行為模型。仿真過程的一部分是計(jì)算與芯片205中的互連布線220相關(guān)聯(lián)的寄生電容和電阻，以及模擬芯片205中互連布線220如何與硅襯底215相互作用。根據(jù)本發(fā)明的各方面提供的仿真過程的另一部分包括將封裝體20看作好像它是設(shè)計(jì)包工具中的芯片205的一部分。例如，電容性芯片-封裝體耦合225的細(xì)節(jié)被包含在設(shè)計(jì)包的技術(shù)文件(例如，寄生技術(shù)文件)中，使得寄生提取工具具有這樣的信息，所述信息與電容性芯片-封裝體耦合225相關(guān)并且能夠準(zhǔn)確地對作為整合后的單元的芯片205和封裝體200的行為進(jìn)行仿真。具體而言，在具有高電阻率的襯底的芯片封裝體的情況下，電路互連布線與封裝體金屬之間的耦合可能比與具有例如?700 μπι晶片厚度的晶片的背面之間的耦合更強(qiáng)。因此，芯片-封裝體的集成寄生模擬是準(zhǔn)確捕獲實(shí)際耦合分布的過程。
[0023]在實(shí)施例中，本發(fā)明的系統(tǒng)和方法允許同時(shí)結(jié)合芯片和芯片封裝體相互作用的布圖后仿真。有利地，本發(fā)明的實(shí)施使得能夠模擬芯片上電路和芯片封裝體之間的互耦合。更有利的是，本發(fā)明的實(shí)施提供了真正全面的提取方案，該方案允許設(shè)計(jì)公司具有可靠的寄生分析、減少的硅自旋以及加速的上市時(shí)間。
[0024]本領(lǐng)域技術(shù)人員將理解，本發(fā)明的各方面可以實(shí)現(xiàn)為系統(tǒng)、方法或計(jì)算機(jī)程序產(chǎn)品。因此，本發(fā)明各方面的形式可以為完全硬件實(shí)施例、完全軟件實(shí)施例(包括固件、常駐軟件、微代碼等)、或者組合軟件和硬件方面的實(shí)施例，在此它們可以全部統(tǒng)稱為“電路”、“模塊”或“系統(tǒng)”。此外，本發(fā)明各方面的形式可以為在一個(gè)或多個(gè)計(jì)算機(jī)可讀介質(zhì)中具體化的計(jì)算機(jī)程序產(chǎn)品，所述計(jì)算機(jī)可讀介質(zhì)具有在其上具體化的計(jì)算機(jī)可讀程序代碼。
[0025]可以采用一個(gè)或多個(gè)計(jì)算機(jī)可讀介質(zhì)的任何組合。計(jì)算機(jī)可讀介質(zhì)可以是計(jì)算機(jī)可讀信號(hào)介質(zhì)或者計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)。計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)可以是例如一但不限于——電子、磁、光、電磁、紅外、或半導(dǎo)體的系統(tǒng)、裝置或設(shè)備，或者上述的任意合適的組合。計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)的更具體的例子(非窮舉的列表)包括:具有一個(gè)或多個(gè)引線的電連接、便攜式計(jì)算機(jī)盤、硬盤、隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、可擦式可編程只讀存儲(chǔ)器(EPR0M或閃速存儲(chǔ)器)、光纖、便攜式緊湊盤只讀存儲(chǔ)器(CD-ROM)、光存儲(chǔ)設(shè)備、磁存儲(chǔ)設(shè)備、或者上述的任意合適的組合。在本文件的上下文中，計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)可以是任何可以包含或存儲(chǔ)程序的有形介質(zhì)，該程序可以被指令執(zhí)行系統(tǒng)、裝置或設(shè)備使用、或者與指令執(zhí)行系統(tǒng)、裝置或設(shè)備結(jié)合使用。
[0026]計(jì)算機(jī)可讀信號(hào)介質(zhì)可以包括例如在基帶中或者作為載波一部分的傳播的數(shù)據(jù)信號(hào)，該數(shù)據(jù)信號(hào)具有在其中具體化的計(jì)算機(jī)可讀程序代碼。這種傳播的數(shù)據(jù)信號(hào)可以采用多種形式中的任何一種，包括——但不限于——電磁信號(hào)、光信號(hào)或上述的任意合適的組合。
[0027]在計(jì)算機(jī)可讀介質(zhì)上具體化的程序代碼可以使用任何適當(dāng)?shù)慕橘|(zhì)傳輸，這些介質(zhì)包括-但不限于-無線、線纜(wireline)、光纜、RF等等,或者上述的任意合適的組合。
[0028]也可以將計(jì)算機(jī)程序指令存儲(chǔ)在計(jì)算機(jī)可讀介質(zhì)中，所述指令使得計(jì)算機(jī)、其它可編程數(shù)據(jù)處理裝置、或其他設(shè)備以特定方式工作，從而，存儲(chǔ)在計(jì)算機(jī)可讀介質(zhì)中的指令產(chǎn)生包括實(shí)施流程圖和/或方塊圖中的一個(gè)或多個(gè)方塊中規(guī)定的功能/動(dòng)作的指令的制造品O
[0029]所述計(jì)算機(jī)程序指令也可以被加載到計(jì)算機(jī)、其它可編程數(shù)據(jù)處理裝置或者其它設(shè)備上，使得在計(jì)算機(jī)、其它可編程裝置或其它設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計(jì)算機(jī)實(shí)施的處理，從而在計(jì)算機(jī)或其它可編程裝置上執(zhí)行的指令提供用于實(shí)施在流程圖和/或方塊圖的一個(gè)或多個(gè)方塊中規(guī)定的功能/動(dòng)作的處理。
[0030]圖3示出了用于管理根據(jù)本發(fā)明的過程的示例性環(huán)境。在該方面，環(huán)境310包括服務(wù)器或者能夠執(zhí)行在此描述的過程的其它計(jì)算系統(tǒng)312。特別地，服務(wù)器312包括計(jì)算設(shè)備314。計(jì)算設(shè)備314可以駐留在網(wǎng)絡(luò)基礎(chǔ)設(shè)施或者第三方服務(wù)供應(yīng)商的計(jì)算設(shè)備(它們中的任何一個(gè)在圖3中被大致表示)上。
[0031]計(jì)算設(shè)備314也包括處理器320、存儲(chǔ)器322A、I/O接口 324和總線326。存儲(chǔ)器322A可以包括在計(jì)算機(jī)代碼的實(shí)際執(zhí)行期間采用的本地存儲(chǔ)器、大容量存儲(chǔ)器和高速緩沖存儲(chǔ)器，其提供至少一些程序代碼的臨時(shí)存儲(chǔ)，以便減少在執(zhí)行期間應(yīng)當(dāng)從大容量存儲(chǔ)器取回代碼的次數(shù)。此外，該計(jì)算設(shè)備包括隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)和操作系統(tǒng)(0/S)。
[0032]計(jì)算設(shè)備314與外部I/O設(shè)備/資源328以及存儲(chǔ)系統(tǒng)322B通信。例如，I/O設(shè)備328可以包括使得個(gè)人能夠與計(jì)算設(shè)備314交互的任何設(shè)備(例如用戶接口)或者使得計(jì)算設(shè)備314能夠使用任何類型的通信鏈路與一個(gè)或多個(gè)其它計(jì)算設(shè)備通信的任何設(shè)備。外部I/O設(shè)備/資源328可以是例如手持設(shè)備、PDA、手機(jī)(handset)、鍵盤等。
[0033]通常，處理器320執(zhí)行能夠存儲(chǔ)在存儲(chǔ)器322A和/或存儲(chǔ)系統(tǒng)322B中的計(jì)算機(jī)程序代碼(例如程序控制344)。此外，根據(jù)本發(fā)明各方面，程序控制344控制EDA工具350來執(zhí)行在此描述的過程。EDA工具350可以作為單獨(dú)的或組合的模塊而被實(shí)施為存儲(chǔ)在存儲(chǔ)器322A中的程序控制344中的一個(gè)或多個(gè)程序代碼。此外，EDA工具350可以被實(shí)施為單獨(dú)的專用處理器或若干個(gè)處理器以提供這些工具的功能。當(dāng)執(zhí)行計(jì)算機(jī)程序代碼時(shí)，處理器320可以從存儲(chǔ)器322A、存儲(chǔ)系統(tǒng)322B和/或I/O接口 324讀取數(shù)據(jù)和/或向存儲(chǔ)器322A、存儲(chǔ)系統(tǒng)322B和/或I/O接口 324寫入數(shù)據(jù)。所述程序代碼執(zhí)行本發(fā)明的過程?？偩€326提供計(jì)算設(shè)備314中每一個(gè)部件之間的通信鏈路。
[0034]在實(shí)施例中，EDA工具350可以提取集成電路的寄生效應(yīng)，包括捕獲集成電路芯片和芯片封裝體之間的互耦合效應(yīng)。例如，根據(jù)本發(fā)明的各方面，EDA工具350可以編譯集成電路芯片、芯片-封裝耦合以及芯片封裝體的各區(qū)域的過程技術(shù)參數(shù)，并且生成包括編譯后的過程技術(shù)參數(shù)的全面寄生技術(shù)文件。
[0035]圖4和5示出了用于執(zhí)行本發(fā)明各方面的示例性流程?？梢詫?shí)施圖4和5的步驟以提取集成電路的寄生效應(yīng)，包括捕獲集成電路芯片和芯片封裝體之間的互耦合效應(yīng)，并且使得能夠使用所提取的寄生效應(yīng)進(jìn)行設(shè)計(jì)后測試和對集成電路的優(yōu)化。圖4和5中的流程圖和方塊圖示例出了根據(jù)本發(fā)明各種實(shí)施例的系統(tǒng)、方法和計(jì)算機(jī)程序產(chǎn)品的可能實(shí)施方式的架構(gòu)、功能和操作。就這一點(diǎn)而言，流程圖或方塊圖中的每一個(gè)方塊可以代表代碼的部分、模塊、或片段，所述代碼的部分、模塊、或片段包括一個(gè)或多個(gè)用于實(shí)施(一個(gè)或多個(gè))規(guī)定的邏輯功能的可執(zhí)行指令。還應(yīng)當(dāng)注意，在一些備選實(shí)施方式中，方塊中標(biāo)注的功能可能不按圖中示出的順序發(fā)生。例如，連續(xù)示出的兩個(gè)方塊實(shí)際上可以基本上同時(shí)被執(zhí)行，或者這些方塊有時(shí)可以以相反的順序被執(zhí)行，這取決于所涉及的功能。還應(yīng)當(dāng)注意，方塊圖和/或流程圖中的每一個(gè)方塊以及方塊圖和/或流程圖中方塊的組合可以由執(zhí)行該規(guī)定的功能或動(dòng)作的專用的基于硬件的系統(tǒng)或者由專用硬件與計(jì)算機(jī)指令的組合來實(shí)施。
[0036]此外，本發(fā)明可以采取計(jì)算機(jī)程序代碼的形式，所述計(jì)算機(jī)程序代碼可以從提供程序代碼的計(jì)算機(jī)可用或計(jì)算機(jī)可讀的介質(zhì)中存取，所述程序代碼由計(jì)算機(jī)或任何指令執(zhí)行系統(tǒng)使用或者與計(jì)算機(jī)或任何指令執(zhí)行系統(tǒng)結(jié)合使用。所述軟件和/或計(jì)算機(jī)程序產(chǎn)品可以使用計(jì)算設(shè)備實(shí)施。為了該描述的目的，計(jì)算機(jī)可用或計(jì)算機(jī)可讀的介質(zhì)可以是能夠包含、存儲(chǔ)、傳達(dá)、傳播或傳輸供指令執(zhí)行系統(tǒng)、裝置或設(shè)備使用或與指令執(zhí)行系統(tǒng)、設(shè)備或裝置結(jié)合使用的程序的任何裝置。該介質(zhì)可以是電子的、磁的、光的、電磁的、紅外的或半導(dǎo)體系統(tǒng)(或裝置或設(shè)備)或傳播介質(zhì)。計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)的例子包括半導(dǎo)體或固態(tài)存儲(chǔ)器、磁帶、可拆卸計(jì)算機(jī)盤、隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、剛性磁盤和光盤。光盤的當(dāng)前例子包括緊湊盤-只讀存儲(chǔ)器(⑶-ROM)、緊湊盤-讀/寫(⑶-R/W)和DVD。
[0037]圖4示出了用于提取集成電路的寄生效應(yīng)的示例性流程400，包括捕獲集成電路芯片和芯片封裝體之間的互耦合效應(yīng)。在步驟405，編譯包括過程技術(shù)參數(shù)的信息，所述過程技術(shù)參數(shù)描述集成電路芯片頂部與芯片封裝體頂部之間的區(qū)域(例如，包括(i )集成電路芯片與芯片封裝體之間的電介質(zhì)層和/或C4過孔以及(ii)芯片封裝體的導(dǎo)體層的區(qū)域)的電學(xué)行為。
[0038]在實(shí)施例中，被編譯的信息可以包括各種導(dǎo)體層(例如金屬層、互連布線層或?qū)w)的制造過程參數(shù)，例如導(dǎo)體的最小間隔和最小寬度、導(dǎo)體層的厚度、在半導(dǎo)體襯底上方的導(dǎo)體層的高度、導(dǎo)體層的電阻率、層間介電常數(shù)和厚度(在實(shí)施例中，介電常數(shù)可以選擇為空氣)、過孔的頂部導(dǎo)體層的名稱、過孔的底部導(dǎo)體層、過孔的接觸電阻、阱名稱等。芯片封裝體的制造過程參數(shù)(例如，導(dǎo)體層的電學(xué)參數(shù))可以由封裝體銷售商提供。然后對包括各種導(dǎo)體層的制造過程參數(shù)的芯片封裝體與芯片-封裝體耦合信息進(jìn)行格式化，使得所述信息可以被包含在全面的寄生或互連技術(shù)文件中(例如被寫入到配置文件)。
[0039]在步驟410，在設(shè)計(jì)包中提供芯片封裝體的至少一個(gè)導(dǎo)體層。在實(shí)施例中，在設(shè)計(jì)包中提供所述至少一個(gè)導(dǎo)體層，使得所述至少一個(gè)導(dǎo)體層可以用于使芯片封裝體、芯片-封裝體耦合以及集成電路芯片的電路元件互連。例如，設(shè)計(jì)包可以被修改為包括芯片封裝體的至少一個(gè)導(dǎo)體層，使得芯片設(shè)計(jì)者或自動(dòng)化的程序可以將在寄生技術(shù)文件中定義的所述至少一個(gè)導(dǎo)體層用作電路互連層，從而所述至少一個(gè)導(dǎo)體層和相關(guān)聯(lián)的制造過程參數(shù)變得與芯片集成。因此，寄生提取工具(例如，關(guān)于圖3描述的EDA工具350)可以被用于計(jì)算所有互連之間的電容性耦合，包括與芯片封裝體的所述至少一個(gè)導(dǎo)體層的電容性耦
口 ο
[0040]在步驟415，為集成電路生成寄生技術(shù)文件，使得所述文件包括描述集成電路芯片、芯片封裝體和芯片-封裝體耦合的各區(qū)域的電學(xué)行為的所有過程技術(shù)參數(shù)。在實(shí)施例中，生成寄生技術(shù)文件包括定義芯片封裝體的與集成電路芯片有主要耦合效應(yīng)的至少一個(gè)導(dǎo)體層(例如金屬層或互連布線層)。此外，將描述集成電路芯片的電學(xué)行為的所有過程技術(shù)參數(shù)、以及包括描述芯片-封裝體耦合和芯片封裝體的各區(qū)域的電學(xué)行為的所有過程技術(shù)參數(shù)的編譯后的信息寫入或編碼到寄生技術(shù)文件中。
[0041 ] 在實(shí)施例中，焊料球，即芯片-封裝體耦合/連接的區(qū)域(例如，從最后一個(gè)芯片上金屬層到第一個(gè)封裝金屬層的區(qū)域)，被看作寄生技術(shù)文件中的器件模型，并且像布圖后仿真中的器件那樣為其生成網(wǎng)表(netlist)。例如，將芯片-封裝體耦合的區(qū)域看作器件模型，這為芯片-封裝體耦合的器件模型提供了插入緊湊的模擬計(jì)算(例如Spice模型)的靈活性，并且提供了基于不同的設(shè)計(jì)靈敏度對芯片-封裝體耦合的準(zhǔn)確性和復(fù)雜性的增強(qiáng)的控制。
[0042]在步驟420,在寄生技術(shù)文件中定義有效的接地平面基準(zhǔn)(ground planereference)。在實(shí)施例中,接地平面基準(zhǔn)在寄生技術(shù)文件中被定義為與芯片互連布線層和有源器件充分分開，使得接地平面基準(zhǔn)在仿真期間不貢獻(xiàn)顯著的電容性耦合(例如，可能存在所計(jì)算的接地平面的一些寄生效應(yīng)，但是這些寄生效應(yīng)相對于為芯片-封裝體計(jì)算的其它寄生效應(yīng)而言非常小)。具體地，在仿真期間接地平面基準(zhǔn)可以被定義為距離有源器件700 μ m。優(yōu)選地，接地平面基準(zhǔn)被定義為距離有源器件至少250 μ m或者取決于實(shí)際接地晶片厚度。
[0043]在步驟425，對寄生技術(shù)文件進(jìn)行校準(zhǔn)處理。在實(shí)施例中，這是通過校準(zhǔn)電容表以使寄生電容值與集成電路芯片中的實(shí)際接觸/過孔配置的寄生電容值相匹配，本領(lǐng)域普通技術(shù)人員應(yīng)該理解這一點(diǎn)，因此不需要進(jìn)一步解釋。
[0044]圖5示出了使用關(guān)于圖4生成的全面寄生技術(shù)文件進(jìn)行設(shè)計(jì)后測試和集成電路優(yōu)化的示例性流程500。在步驟505，完成集成電路設(shè)計(jì)并且生成包括集成電路芯片和芯片封裝體的初始集成電路布圖。在步驟510，為集成電路芯片、芯片封裝體和芯片-封裝體耦合發(fā)起寄生提取。具體而言，將在示例性流程400中生成的寄生提取文件讀入提取工具(例如，關(guān)于圖3描述的EDA工具350 )中。在步驟515，為集成電路芯片、芯片封裝體和芯片-封裝體耦合生成寄生提取結(jié)果，并且該述寄生提取結(jié)果是以已知的格式一一例如在設(shè)計(jì)電路的每個(gè)節(jié)點(diǎn)上注釋的電阻和電容值的網(wǎng)表——提供的。在步驟520，將寄生提取結(jié)果讀入布圖后仿真工具(例如，關(guān)于圖3描述的EDA工具350)中。在步驟525，執(zhí)行仿真步驟，本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解這一點(diǎn)，因此不需要進(jìn)一步解釋。如果寄生提取結(jié)果引起集成電路的不期望的性能，則在步驟530通過一個(gè)或多個(gè)設(shè)計(jì)優(yōu)化循環(huán)改變集成電路布圖。如果仿真結(jié)果滿足設(shè)計(jì)規(guī)格，則在步驟535結(jié)束設(shè)計(jì)過程。
[0045]圖6示出了根據(jù)本發(fā)明各方面的寄生技術(shù)文件600的圖形橫截面。正如普通技術(shù)人員應(yīng)當(dāng)理解的，為了清楚起見，圖6所示的圖形橫截面未按比例繪制。在該例子中，芯片封裝體605被示出為在頂上，包含至少一個(gè)金屬層610。芯片封裝體605通過芯片-封裝體耦合620而被附接到芯片615，芯片-封裝體耦合620包括可以包含C4過孔(未示出)的電介質(zhì)層625。集成電路芯片615在頂部互連布線層630處開始，繼續(xù)經(jīng)過隨后的互連布線和過孔層635、電介質(zhì)層640和有源器件645，到達(dá)襯底650。
[0046]如在此所描述的，寄生技術(shù)文件通常包括用于芯片的各區(qū)域(包括互連布線層630和635)的層厚度、介電常數(shù)、金屬電阻率、過孔電阻率等。然而，根據(jù)本發(fā)明的各方面，寄生技術(shù)文件也生成為包括用于頂部互連布線層630與芯片封裝體605的頂部之間的區(qū)域655的層厚度、介電常數(shù)、金屬電阻率、過孔電阻率等等，以便包括芯片封裝體605和芯片-封裝體耦合620中的各種導(dǎo)體層的過程參數(shù)。有利地，本發(fā)明的實(shí)施提供了真正全面的提取方案，并且使得能夠模擬芯片上電路和芯片封裝體之間的互耦合。
[0047]圖7-12提供了在設(shè)計(jì)后測試時(shí)使用上述全面寄生技術(shù)文件的例子，與使用非常局部的方法進(jìn)行從集成電路的電容提取的工業(yè)標(biāo)準(zhǔn)(例如QuickCap?)進(jìn)行比較。具體
而言，圖7示出了根據(jù)本發(fā)明各方面包括后端制程(BEOL)層710的集成電路芯片705、包含C4過孔720的芯片-封裝體耦合715以及包含金屬層730的封裝體725的橫截面700。圖8示出了使用根據(jù)(關(guān)于圖4描述的)過程流400的全面寄生技術(shù)文件對集成電路的仿真結(jié)果805 (例如，PEX工具)，所述全面寄生技術(shù)文件考慮了描述芯片705、芯片-封裝體耦合715和封裝體725的電學(xué)行為的過程技術(shù)參數(shù)。具體而言，圖8示出了包括芯片-封裝體耦合715、封裝體725和BEOL層710的總電容。χ軸提供了包括芯片_封裝體耦合715、封裝體725和BEOL層710的總電容。y軸提供了電容值。從圖8可以看出，仿真結(jié)果805與使用諸如QllickCap?的3-D EM工具獲得的工業(yè)標(biāo)準(zhǔn)結(jié)果810相當(dāng)。
[0048]圖9示出了包括封裝體905的集成電路的橫截面900，所述封裝體905包括三個(gè)封裝體層910、915和920以及代表半導(dǎo)體芯片互連的金屬屏蔽層925。從橫截面900可以看出，存在在三個(gè)封裝體層910、915和920之間產(chǎn)生的電容930以及在封裝體層910、915和920與半導(dǎo)體芯片上的金屬屏蔽層925之間產(chǎn)生的電容935。圖10示出了使用根據(jù)(關(guān)于圖4描述的)過程流400的全面寄生技術(shù)文件對該集成電路的仿真結(jié)果1005 (例如，PEX工具)，所述全面寄生技術(shù)文件考慮了描述這三個(gè)封裝體層910、915和920以及半導(dǎo)體芯片金屬屏蔽層925的電學(xué)行為(例如，電容930和935)的過程技術(shù)參數(shù)。具體而言，圖10示出了包括這三個(gè)封裝體層910、915和920以及半導(dǎo)體芯片金屬屏蔽層925的總電容。χ軸提供了包括三個(gè)封裝體層910、915和920以及半導(dǎo)體芯片金屬屏蔽層925的總電容。y軸提供了電容值。從圖10可以看出，仿真結(jié)果1005與使用諸如QllickCap?的3-D EM工具獲得的工業(yè)標(biāo)準(zhǔn)結(jié)果1010相當(dāng)。
[0049]圖11示出了包括封裝體1105的集成電路的橫截面1100，所述封裝體1105包括三個(gè)封裝體層1110、1115和1120而沒有金屬屏蔽層。從橫截面1100可以看出，存在在三個(gè)封裝體層1110、1115和1120之間產(chǎn)生的電容1125。圖12示出了使用根據(jù)(關(guān)于圖4描述的)過程流400的全面寄生技術(shù)文件對該集成電路的仿真結(jié)果1205 (例如，PEX工具)，所述全面寄生技術(shù)文件考慮了描述這三個(gè)封裝體層1110、1115和1120的電學(xué)行為(例如，電容1125)的過程技術(shù)參數(shù)。具體而言，圖12示出了包括三個(gè)封裝體層1110、1115和1120的總電容。χ軸提供了包括三個(gè)封裝體層1110、1115和1120的總電容。y軸提供了電容值。從
圖12可以看出，仿真結(jié)果1205與使用諸如QuickCap?的3-D EM工具獲得的工業(yè)標(biāo)準(zhǔn)
結(jié)果1210相當(dāng)。
[0050]圖13示出了例如在半導(dǎo)體IC邏輯設(shè)計(jì)、仿真、測試、布圖和制造中使用的示例性設(shè)計(jì)流程1300的方塊圖。設(shè)計(jì)流程1300包括用于處理設(shè)計(jì)結(jié)構(gòu)或器件以生成設(shè)計(jì)結(jié)構(gòu)和/或器件的邏輯上或其他功能上等效表示的過程、機(jī)器和/或機(jī)制。由設(shè)計(jì)流程1300處理和/或生成的設(shè)計(jì)結(jié)構(gòu)可以在機(jī)器可讀傳輸或存儲(chǔ)介質(zhì)上被編碼以包括數(shù)據(jù)和/或指令，所述數(shù)據(jù)和/或指令在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或以其他方式處理時(shí)，生成硬件組件、電路、器件或系統(tǒng)的邏輯上、結(jié)構(gòu)上、機(jī)械上或其他功能上的等效表示。機(jī)器包括但不限于用于IC設(shè)計(jì)過程(例如設(shè)計(jì)、制造或仿真電路、組件、器件或系統(tǒng))的任何機(jī)器。例如，機(jī)器可以包括:用于生成掩模的光刻機(jī)、機(jī)器和/或設(shè)備(例如電子束直寫儀)、用于仿真設(shè)計(jì)結(jié)構(gòu)的計(jì)算機(jī)或設(shè)備、用于制造或測試過程的任何裝置，或用于將所述設(shè)計(jì)結(jié)構(gòu)的功能上的等效表示編程到任何介質(zhì)中的任何機(jī)器(例如，用于對可編程門陣列進(jìn)行編程的機(jī)器)。
[0051]設(shè)計(jì)流程1300可隨被設(shè)計(jì)的表示類型而不同。例如，用于構(gòu)建專用IC (ASIC)的設(shè)計(jì)流程1300可能不同于用于設(shè)計(jì)標(biāo)準(zhǔn)組件的設(shè)計(jì)流程1300，或不同于用于將設(shè)計(jì)實(shí)例化到可編程陣列(例如，由Altera? inc.或Xilinx? inc.提供的可編程門陣列(pga)或現(xiàn)場可編程門陣列(FPGA))中的設(shè)計(jì)流程1300。
[0052]圖13示出了多個(gè)此類設(shè)計(jì)結(jié)構(gòu)，其中包括優(yōu)選地由設(shè)計(jì)過程1310處理的輸入設(shè)計(jì)結(jié)構(gòu)1320。設(shè)計(jì)結(jié)構(gòu)1320可以是由設(shè)計(jì)過程1310生成和處理以生成硬件器件的邏輯上等效的功能表示的邏輯仿真設(shè)計(jì)結(jié)構(gòu)。設(shè)計(jì)結(jié)構(gòu)1320還可以或備選地包括數(shù)據(jù)和/或程序指令，所述數(shù)據(jù)和/或程序指令由設(shè)計(jì)過程1310處理時(shí)，生成硬件器件的物理結(jié)構(gòu)的功能表示。無論表示功能和/或結(jié)構(gòu)設(shè)計(jì)特性，均可以使用例如由核心開發(fā)人員/設(shè)計(jì)人員實(shí)施的電子計(jì)算機(jī)輔助設(shè)計(jì)(ECAD)生成設(shè)計(jì)結(jié)構(gòu)1320。當(dāng)編碼在機(jī)器可讀數(shù)據(jù)傳輸、門陣列或存儲(chǔ)介質(zhì)上時(shí)，設(shè)計(jì)結(jié)構(gòu)1320可以由設(shè)計(jì)過程1310內(nèi)的一個(gè)或多個(gè)硬件和/或軟件模塊訪問和處理以仿真或以其他方式在功能上表示可以利用本發(fā)明的方法和系統(tǒng)實(shí)現(xiàn)的電子組件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。因此，設(shè)計(jì)結(jié)構(gòu)1320可以包括文件或其他數(shù)據(jù)結(jié)構(gòu)，其中包括人類和/或機(jī)器可讀源代碼、編譯結(jié)構(gòu)和計(jì)算機(jī)可執(zhí)行代碼結(jié)構(gòu)，當(dāng)所述文件或其他數(shù)據(jù)結(jié)構(gòu)由設(shè)計(jì)或仿真數(shù)據(jù)處理系統(tǒng)處理時(shí)，在功能上仿真或以其他方式表示電路或其他級(jí)別的硬件邏輯設(shè)計(jì)。此類數(shù)據(jù)結(jié)構(gòu)可以包括硬件描述語言(HDL)設(shè)計(jì)實(shí)體或遵循和/或兼容低級(jí)HDL設(shè)計(jì)語言(例如Verilog和VHDL^P /或高級(jí)設(shè)計(jì)語言(例如C或C++)的其他數(shù)據(jù)結(jié)構(gòu)。
[0053]設(shè)計(jì)過程1310優(yōu)選地采用和結(jié)合硬件和/或軟件模塊，所述模塊用于合成、轉(zhuǎn)換或以其他方式處理組件、電路、器件或邏輯結(jié)構(gòu)的設(shè)計(jì)/仿真功能等價(jià)物以生成可以包含設(shè)計(jì)結(jié)構(gòu)(例如設(shè)計(jì)結(jié)構(gòu)1320)的網(wǎng)表1380。網(wǎng)表1380例如可以包括編譯或以其他方式處理的數(shù)據(jù)結(jié)構(gòu)，所述數(shù)據(jù)結(jié)構(gòu)表示描述與集成電路設(shè)計(jì)中的其他元件和電路的連接的線纜、分離組件、邏輯門、控制電路、I/O設(shè)備、模型等的列表。網(wǎng)表1380可以使用迭代過程合成，其中網(wǎng)表1380被重新合成一次或多次，具體取決于器件的設(shè)計(jì)規(guī)范和參數(shù)。對于在此所述的其他設(shè)計(jì)結(jié)構(gòu)類型，網(wǎng)表1380可以記錄在機(jī)器可讀數(shù)據(jù)存儲(chǔ)介質(zhì)上或編程到可編程門陣列中。所述介質(zhì)可以是非易失性存儲(chǔ)介質(zhì)，例如磁或光盤驅(qū)動(dòng)器、可編程門陣列、壓縮閃存或其他閃存。此外或備選地，所述介質(zhì)可以是可在其上經(jīng)由因特網(wǎng)或其他適合聯(lián)網(wǎng)手段傳輸和中間存儲(chǔ)數(shù)據(jù)分組的系統(tǒng)或高速緩沖存儲(chǔ)器、緩沖器空間或?qū)щ娀蚬鈱?dǎo)器件和材料。
[0054]設(shè)計(jì)過程1310可以包括用于處理包括網(wǎng)表1380在內(nèi)的各種輸入數(shù)據(jù)結(jié)構(gòu)類型的硬件和軟件模塊。此類數(shù)據(jù)結(jié)構(gòu)類型例如可以駐留在庫元件1330內(nèi)并包括一組常用元件、電路和器件，其中包括給定制造技術(shù)(例如，不同的技術(shù)節(jié)點(diǎn)，32納米、45納米、90納米等)的模型、布圖和符號(hào)表示。所述數(shù)據(jù)結(jié)構(gòu)類型還可包括設(shè)計(jì)規(guī)范1340、特征數(shù)據(jù)1350、檢驗(yàn)數(shù)據(jù)1360、設(shè)計(jì)規(guī)則1370和測試數(shù)據(jù)文件1385，它們可以包括輸入測試模式、輸出測試結(jié)果和其他測試信息。設(shè)計(jì)過程1310還可例如包括標(biāo)準(zhǔn)機(jī)械設(shè)計(jì)過程，例如用于諸如鑄造、成型和模壓成形等操作的應(yīng)力分析、熱分析、機(jī)械事件仿真、過程仿真。機(jī)械設(shè)計(jì)領(lǐng)域的技術(shù)人員可以在不偏離本發(fā)明的范圍和精神的情況下理解在設(shè)計(jì)過程1310中使用的可能機(jī)械設(shè)計(jì)工具和應(yīng)用的范圍。設(shè)計(jì)過程1310還可包括用于執(zhí)行諸如定時(shí)分析、檢驗(yàn)、設(shè)計(jì)規(guī)則檢查、放置和路由操作之類的標(biāo)準(zhǔn)電路設(shè)計(jì)過程的模塊。
[0055]設(shè)計(jì)過程1310采用和結(jié)合邏輯和物理設(shè)計(jì)工具(例如HDL編譯器)以及仿真建模工具以便與任何其他機(jī)械設(shè)計(jì)或數(shù)據(jù)(如果適用)一起處理設(shè)計(jì)結(jié)構(gòu)1320連同示出的部分或全部支持?jǐn)?shù)據(jù)結(jié)構(gòu)，從而生成第二設(shè)計(jì)結(jié)構(gòu)1390。
[0056]設(shè)計(jì)結(jié)構(gòu)1390以用于機(jī)械設(shè)備和結(jié)構(gòu)的數(shù)據(jù)交換的數(shù)據(jù)格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存儲(chǔ)或呈現(xiàn)此類機(jī)械設(shè)計(jì)結(jié)構(gòu)的適合格式)駐留在存儲(chǔ)介質(zhì)或可編程門陣列上。類似于設(shè)計(jì)結(jié)構(gòu)1320，設(shè)計(jì)結(jié)構(gòu)1390優(yōu)選地包括一個(gè)或多個(gè)文件、數(shù)據(jù)結(jié)構(gòu)或其他計(jì)算機(jī)編碼的數(shù)據(jù)或指令，它們駐留在傳輸或數(shù)據(jù)存儲(chǔ)介質(zhì)上，并且由ECAD系統(tǒng)處理時(shí)生成一個(gè)或多個(gè)設(shè)備的邏輯上或以其他方式在功能上等效的形式。在一個(gè)實(shí)施例中，設(shè)計(jì)結(jié)構(gòu)1390可以包括在功能上仿真這些器件的編譯后的可執(zhí)行HDL仿真模型。
[0057]設(shè)計(jì)結(jié)構(gòu)1390還可以采用用于集成電路的布圖數(shù)據(jù)交換的數(shù)據(jù)格式和/或符號(hào)數(shù)據(jù)格式(例如以⑶SII (⑶S2)、GLU OASIS、圖文件或任何其他用于存儲(chǔ)此類設(shè)計(jì)數(shù)據(jù)結(jié)構(gòu)的適合格式存儲(chǔ)的信息)。設(shè)計(jì)結(jié)構(gòu)1390可以包括信息，例如符號(hào)數(shù)據(jù)、圖文件、測試數(shù)據(jù)文件、設(shè)計(jì)內(nèi)容文件、制造數(shù)據(jù)、布圖參數(shù)、線纜、金屬級(jí)別、通孔、形狀、用于在整個(gè)生產(chǎn)線中路由的數(shù)據(jù)，以及制造商或其他設(shè)計(jì)人員/開發(fā)人員制造器件或結(jié)構(gòu)所需的任何其他數(shù)據(jù)。設(shè)計(jì)結(jié)構(gòu)1390然后可以繼續(xù)到階段1395，例如，在階段1395，設(shè)計(jì)結(jié)構(gòu)1390:繼續(xù)到流片(tape-out),被發(fā)布到制造公司、被發(fā)布到掩模室(mask house)、被發(fā)送到其他設(shè)計(jì)室，被發(fā)回給客戶等。
[0058]上述方法用于集成電路芯片制造。制造者可以以原始晶片形式(即，作為具有多個(gè)未封裝芯片的單晶片)、作為裸小片或以封裝的形式分發(fā)所得到的集成電路芯片。在后者的情況中，以單芯片封裝(例如，引線固定到母板的塑料載體或其他更高級(jí)別的載體)或多芯片封裝(例如，具有一個(gè)或兩個(gè)表面互連或掩埋互連的陶瓷載體)來安裝芯片。在任何情況下，所述芯片然后都作為(a)中間產(chǎn)品(如母板)或(b)最終產(chǎn)品的一部分與其他芯片、分離電路元件和/或其他信號(hào)處理裝置集成。最終產(chǎn)品可以是任何包括集成電路芯片的產(chǎn)品，范圍從玩具和其他低端應(yīng)用到具有顯示器、鍵盤或其他輸入設(shè)備及中央處理器的高級(jí)計(jì)算機(jī)產(chǎn)品。
[0059]出于示例目的給出了對本發(fā)明的各種實(shí)施例的描述，但所述描述并非旨在是窮舉的或限于所公開的各實(shí)施例。在不偏離所描述的實(shí)施例的范圍和精神的情況下，對于本領(lǐng)域的技術(shù)人員而言，許多修改和變化都將是顯而易見的。在此使用的術(shù)語的選擇是為了最佳地解釋各實(shí)施例的原理、實(shí)際應(yīng)用或?qū)κ袌鲋写嬖诘募夹g(shù)的技術(shù)改進(jìn)，或者使本領(lǐng)域的其他技術(shù)人員能夠理解在此公開的各實(shí)施例。
【權(quán)利要求】
1.一種在計(jì)算機(jī)基礎(chǔ)設(shè)施中實(shí)施的用于設(shè)計(jì)集成電路芯片的方法，包括: 編譯過程技術(shù)參數(shù)，所述過程技術(shù)參數(shù)描述所述集成電路芯片的封裝體和芯片-封裝體耦合的電學(xué)行為；以及 生成包括編譯后的過程技術(shù)參數(shù)的寄生技術(shù)文件。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述生成包括:在所述寄生技術(shù)文件中定義所述封裝體的至少一個(gè)導(dǎo)體層，所述至少一個(gè)導(dǎo)體層具有與所述集成電路芯片的主要耦合效應(yīng)。
3.根據(jù)權(quán)利要求2所述的方法，其中，所述生成還包括:將所有描述所述集成電路芯片的電學(xué)行為的過程技術(shù)參數(shù)以及編譯后的描述所述芯片-封裝體耦合和所述封裝體的電學(xué)行為的過程技術(shù)參數(shù)寫入到所述寄生技術(shù)文件中。
4.根據(jù)權(quán)利要求3所述的方法，還包括:在所述寄生技術(shù)文件中定義接地平面基準(zhǔn)，其中所述接地平面基準(zhǔn)被定義為與所述集成電路芯片的互連布線層和有源器件充分分開，使得在仿真期間所述接地平面基準(zhǔn)不貢獻(xiàn)顯著的電容性耦合。
5.根據(jù)權(quán)利要求4所述的方法，還包括:進(jìn)行對所述寄生技術(shù)文件的校準(zhǔn)。
6.根據(jù)權(quán)利要求1所述的方法，還包括:在設(shè)計(jì)包中提供所述封裝體的至少一個(gè)導(dǎo)體層，使得所述至少一個(gè)導(dǎo)體層能夠被用于使所述芯片封裝體、所述芯片-封裝體耦合以及所述集成電路芯片的電路元件互連。
7.根據(jù)權(quán)利要求6所述的方法，其中，所述生成包括:在所述寄生技術(shù)文件中定義所述封裝體的所述至少一個(gè)導(dǎo)體層。
8.根據(jù)權(quán)利要求7所述的方法，其中，所述生成還包括:將所有描述所述集成電路芯片的電學(xué)行為的過程技術(shù)參數(shù)以及編譯后的描述所述芯片-封裝體耦合和所述封裝體的電學(xué)行為的過程技術(shù)參數(shù)寫入到所述寄生技術(shù)文件中。
9.根據(jù)權(quán)利要求8所述的方法，還包括:在所述寄生技術(shù)文件中定義接地平面基準(zhǔn)，其中所述接地平面基準(zhǔn)被定義為與所述集成電路芯片的互連布線層和有源器件充分分開，使得在布圖后仿真期間所述接地平面基準(zhǔn)不貢獻(xiàn)顯著的電容性耦合。
10.根據(jù)權(quán)利要求9所述的方法，還包括:進(jìn)行對所述寄生技術(shù)文件的校準(zhǔn)。
11.一種用于對集成電路芯片進(jìn)行設(shè)計(jì)后測試和優(yōu)化的方法，包括: 完成所述集成電路芯片的設(shè)計(jì)和布圖； 發(fā)起對所述集成電路芯片的寄生提取，其中所述發(fā)起包括: 編譯過程技術(shù)參數(shù)，所述過程技術(shù)參數(shù)描述所述集成電路芯片的封裝體和芯片-封裝體耦合的電學(xué)行為；以及 生成包括編譯后的過程技術(shù)參數(shù)的寄生技術(shù)文件； 生成寄生提取結(jié)果；以及 將所述寄生提取結(jié)果輸入到布圖后仿真中。
12.根據(jù)權(quán)利要求11所述的方法，還包括: 執(zhí)行所述布圖后仿真；以及 當(dāng)所述寄生提取結(jié)果引起所述集成電路芯片的不期望的性能時(shí)，通過一個(gè)或多個(gè)設(shè)計(jì)優(yōu)化循環(huán)改變所述集成電路芯片的所述布圖。
13.根據(jù)權(quán)利要求11所述的方法，其中，所述生成所述寄生技術(shù)文件包括:在所述寄生技術(shù)文件中定義所述封裝體的至少一個(gè)導(dǎo)體層，所述至少一個(gè)導(dǎo)體層具有與所述集成電路芯片的主要耦合效應(yīng)。
14.根據(jù)權(quán)利要求13所述的方法，其中，所述生成所述寄生技術(shù)文件還包括:將所有描述所述集成電路芯片的電學(xué)行為的過程技術(shù)參數(shù)以及編譯后的描述所述芯片-封裝體耦合和所述封裝體的電學(xué)行為的過程技術(shù)參數(shù)寫入到所述寄生技術(shù)文件中。
15.一種在計(jì)算機(jī)輔助的設(shè)計(jì)系統(tǒng)中實(shí)施的用于生成集成電路芯片的功能性設(shè)計(jì)模型的方法，該方法包括: 定義寄生技術(shù)文件，所述寄生技術(shù)文件包含定義集成電路芯片封裝體的至少一個(gè)金屬層的要素；以及 將過程技術(shù)參數(shù)寫入到所述寄生技術(shù)文件中，所述過程技術(shù)參數(shù)描述所述集成電路芯片、所述集成電路芯片封裝體以及芯片-封裝體耦合的區(qū)域的電學(xué)行為。
16.根據(jù)權(quán)利要求15所述的方法，其中，所述集成電路芯片封裝體的所述至少一個(gè)金屬層的電學(xué)參數(shù)由封裝體銷售商提供。
17.根據(jù)權(quán)利要求15所述的方法，其中，所述技術(shù)參數(shù)包括下述中的至少一者:導(dǎo)體的最小間隔和最小寬度、導(dǎo)體的厚度、在半導(dǎo)體襯底上方的導(dǎo)體的高度、導(dǎo)體的電阻率、層間介電常數(shù)和厚度、過孔的頂部導(dǎo)體層的名稱、過孔的底部導(dǎo)體的名稱、過孔的接觸電阻以及阱的名稱。
18.根據(jù)權(quán)利要求15所述的方法，還包括:在所述寄生技術(shù)文件中定義接地平面基準(zhǔn)，其中所述接地平面基準(zhǔn)被定義為與所述集成電路芯片的互連布線層和有源器件充分分開，使得在布圖后仿真期間所述接地平面基準(zhǔn)不貢獻(xiàn)顯著的電容性耦合。
19.根據(jù)權(quán)利要求15所述的方法，還包括:將所述芯片-封裝體耦合的區(qū)域看作所述寄生技術(shù)文件中的器件模型。
20.根據(jù)權(quán)利要求19所述的方法， 還包括:在布圖后仿真中為所述芯片-封裝體耦合的所述器件模型生成網(wǎng)表。
【文檔編號(hào)】G06F17/50GK103577627SQ201310322960
【公開日】2014年2月12日 申請日期:2013年7月29日 優(yōu)先權(quán)日:2012年7月30日
【發(fā)明者】R·A·格羅韋斯, 倪婉, S·A·圣昂格, 徐建生 申請人:國際商業(yè)機(jī)器公司