專利名稱：一種fpga原型驗(yàn)證板堆疊的時(shí)鐘同步裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于FPGA原型驗(yàn)證技術(shù)領(lǐng)域，特別地涉及一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置。
背景技術(shù)：
現(xiàn)場(chǎng)可編程門陣列(Field Program Gate Array,FPGA)原型驗(yàn)證是一種在FPGA上搭建片上系統(tǒng)(System on Chip, S0C)和專用集成電路(ApplicationSpecific IntegratedCircuit, ASIC)設(shè)計(jì)原型的方法學(xué)，可以方便的進(jìn)行硬件驗(yàn)證和早期軟件開發(fā)，此方法學(xué)也稱為ASIC原型驗(yàn)證或SOC原型驗(yàn)證，可以加快ASIC等設(shè)計(jì)的開發(fā)，縮短研發(fā)周期，降低ASIC應(yīng)用系統(tǒng)的開發(fā)成本，提高了流片的成功率。在FPGA原型驗(yàn)證領(lǐng)域，當(dāng)單板的FPGA邏輯門的容量還達(dá)不到用戶的邏輯需求時(shí)，往往會(huì)采用堆疊的方法。FPGA可以通過互連IO的連接來實(shí)現(xiàn)信號(hào)的相互傳遞。設(shè)計(jì)FPGA原型驗(yàn)證板的堆疊方案時(shí)，時(shí)鐘同步的設(shè)計(jì)顯得極為重要?？紤]到復(fù)雜的S0C/ASIC設(shè)計(jì)，需要多層板的FPGA協(xié)同完成，必然會(huì)要產(chǎn)生同步的時(shí)鐘源的需求。FPGA原型驗(yàn)證板時(shí)鐘源的同步質(zhì)量的好壞，往往直接決定了可驗(yàn)證的S0C/ASIC設(shè)計(jì)的復(fù)雜度?，F(xiàn)有技術(shù)中，在FPGA原型驗(yàn)證領(lǐng)域，時(shí)鐘同步的實(shí)現(xiàn)往往是通過共用單個(gè)晶振，或者共用單個(gè)可編程時(shí)鐘，通過時(shí)鐘源到各片F(xiàn)PGA的PCB走線一致來實(shí)現(xiàn)單層板內(nèi)多片F(xiàn)PGA時(shí)鐘同步。對(duì)于多層板則還需要借助于延時(shí)相等連接線來實(shí)現(xiàn)時(shí)鐘同步。這種方法既受到單個(gè)晶振或者單個(gè)可編程時(shí)鐘共用管腳的限制，也受到連接線質(zhì)量的影響，同步時(shí)鐘的數(shù)量難以靈活改變，而且質(zhì)量也會(huì)得不到保證。

實(shí)用新型內(nèi)容為解決上述問題，本實(shí)用新型的目的在于提供一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，用于通過高速接口堆疊和主控芯片內(nèi)鎖相環(huán)反饋，使得多層PFGA原型驗(yàn)證板輸出至各從FPGA芯片的時(shí)鐘實(shí)現(xiàn)同步。為實(shí)現(xiàn)上述目的，本實(shí)用新型的技術(shù)方案為:一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，包括主FPGA原型驗(yàn)證板和至少一塊從FPGA原型驗(yàn)證板，所述主FPGA原型驗(yàn)證板和從FPGA原型驗(yàn)證板包括時(shí)鐘芯片，主控芯片，至少一個(gè)從FPGA芯片和高速接口，所述主控芯片包括本地時(shí)鐘輸入引腳，堆疊時(shí)鐘輸入引腳，選擇信號(hào)輸入引腳，反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳和高速接口同步時(shí)鐘信號(hào)輸出引腳，其中選擇信號(hào)輸入引腳連接輸入高低電平信號(hào)，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出至反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸入至對(duì)應(yīng)的從FPGA芯片，主FPGA原型驗(yàn)證板上的高速接口同步時(shí)鐘信號(hào)輸出引腳輸出至其上的高速接口，主FPGA原型驗(yàn)證板上的高速接口與從FPGA原型驗(yàn)證板上的高速接口相連，從FPGA原型驗(yàn)證板上的高速接口輸出至從FPGA原型驗(yàn)證板上的堆疊時(shí)鐘輸入引腳。[0009]優(yōu)選地，其中主控芯片進(jìn)一步包括第一數(shù)據(jù)選擇器，第二數(shù)據(jù)選擇器，時(shí)鐘管理單元和全局時(shí)鐘緩沖器，所述第一數(shù)據(jù)選擇器的兩個(gè)輸入端口分別通過本地時(shí)鐘輸入引腳輸入本地晶振時(shí)鐘信號(hào)，通過堆疊時(shí)鐘輸入引腳輸入堆疊時(shí)鐘輸入信號(hào)，通過選擇信號(hào)輸入引腳連接高低電平信號(hào)；所述第二數(shù)據(jù)選擇器的兩個(gè)輸入端口通過反饋時(shí)鐘輸入引腳輸入反饋時(shí)鐘輸入信號(hào)，通過選擇信號(hào)輸入引腳連接高低電平信號(hào)；所述第一數(shù)據(jù)選擇器的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元的時(shí)鐘輸入端口，第二數(shù)據(jù)選擇器的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元的反饋時(shí)鐘輸入端口 ；所述時(shí)鐘管理單元的輸出端口的輸出信號(hào)輸入至全局時(shí)鐘緩沖器，再通過全局時(shí)鐘緩沖器輸出多路同步時(shí)鐘信號(hào)，通過從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出FPGA時(shí)鐘同步時(shí)鐘信號(hào)至從FPGA芯片，通過高速接口同步時(shí)鐘信號(hào)輸出引腳輸出高速接口同步時(shí)鐘信號(hào)，通過反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出反饋時(shí)鐘同步時(shí)鐘信號(hào)至反饋時(shí)鐘輸入引腳，時(shí)鐘管理單元的鎖相環(huán)調(diào)整時(shí)鐘管理單元的時(shí)鐘輸入端口以及反饋時(shí)鐘輸入端口同頻同相。優(yōu)選地，所述時(shí)鐘管理單元的鎖相環(huán)為數(shù)字鎖相環(huán)或模擬鎖相環(huán)。與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下技術(shù)效果:(I)通過高速接口堆疊和主控芯片內(nèi)鎖相環(huán)反饋，使得多層PFGA原型驗(yàn)證板輸出至各從FPGA芯片的時(shí)鐘實(shí)現(xiàn)同步，增加了時(shí)鐘同步的擴(kuò)展能力；(2)通過主FPGA原型驗(yàn)證板上采用時(shí)鐘芯片產(chǎn)生的時(shí)鐘信號(hào)作為源信號(hào)，從FPGA原型驗(yàn)證板上采用從主FPGA原型驗(yàn)證板上輸出的時(shí)鐘信號(hào)作為時(shí)鐘信號(hào)，實(shí)現(xiàn)了更有效的時(shí)鐘同步，避免的時(shí)鐘同步誤差。

圖1為本實(shí)用新型實(shí)施例的FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置的結(jié)構(gòu)原理圖；圖2為本實(shí)用新型實(shí)施例的FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置的主控芯片的結(jié)構(gòu)原理圖。
具體實(shí)施方式
為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，
以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。相反，本實(shí)用新型涵蓋任何由權(quán)利要求定義的在本實(shí)用新型的精髓和范圍上做的替代、修改、等效方法以及方案。進(jìn)一步，為了使公眾對(duì)本實(shí)用新型有更好的了解，在下文對(duì)本實(shí)用新型的細(xì)節(jié)描述中，詳盡描述了一些特定的細(xì)節(jié)部分。對(duì)本領(lǐng)域技術(shù)人員來說沒有這些細(xì)節(jié)部分的描述也可以完全理解本實(shí)用新型。參考圖1所示為本實(shí)用新型實(shí)施例的FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置的結(jié)構(gòu)原理圖，圖不中為了簡(jiǎn)化系統(tǒng)結(jié)構(gòu)，以包括一塊主FPGA原型驗(yàn)證板和一塊從FPGA驗(yàn)證板為例對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行說明。本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)該可以理解的是，其并不對(duì)本實(shí)用新型實(shí)施例中可包含的FPGA原型驗(yàn)證板的個(gè)數(shù)進(jìn)行限定。其包括一塊主FPGA原型驗(yàn)證板和一塊從FPGA原型驗(yàn)證板，主FPGA原型驗(yàn)證板和從FPGA原型驗(yàn)證板包括時(shí)鐘芯片，主控芯片，至少一個(gè)從FPGA芯片和高速接口，主控芯片包括本地時(shí)鐘輸入引腳，堆疊時(shí)鐘輸入引腳，選擇信號(hào)輸入引腳，反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳和高速接口同步時(shí)鐘信號(hào)輸出引腳，其中選擇信號(hào)輸入引腳連接輸入高低電平信號(hào)，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出至反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸入至對(duì)應(yīng)的從FPGA芯片，主FPGA原型驗(yàn)證板上的高速接口同步時(shí)鐘信號(hào)輸出引腳輸出至其上的高速接口，主FPGA原型驗(yàn)證板上的高速接口與從FPGA原型驗(yàn)證板上的高速接口相連，從FPGA原型驗(yàn)證板上的高速接口輸出至從FPGA原型驗(yàn)證板上的堆疊時(shí)鐘輸入引腳。參考圖2，所示為其中的主控芯片10的結(jié)構(gòu)原理圖，其進(jìn)一步包括第一數(shù)據(jù)選擇器101，第二數(shù)據(jù)選擇器102，時(shí)鐘管理單元103和全局時(shí)鐘緩沖器104，第一數(shù)據(jù)選擇器的兩個(gè)輸入端口分別通過本地時(shí)鐘輸入引腳105輸入時(shí)鐘芯片產(chǎn)生的本地晶振時(shí)鐘信號(hào)，通過堆疊時(shí)鐘輸入引腳106輸入堆疊時(shí)鐘輸入信號(hào)，通過選擇信號(hào)輸入引腳107連接高低電平信號(hào)；第二數(shù)據(jù)選擇器102的兩個(gè)輸入端口通過反饋時(shí)鐘輸入引腳108輸入反饋時(shí)鐘輸入信號(hào)，通過選擇信號(hào)輸入引腳107連接高低電平信號(hào)；第一數(shù)據(jù)選擇器101的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元103的時(shí)鐘輸入端口 CLKIN，第二數(shù)據(jù)選擇器102的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元103的反饋時(shí)鐘輸入端口 CLKFB ;時(shí)鐘管理單元的輸出端口的輸出信號(hào)輸入至全局時(shí)鐘緩沖器104，再通過全局時(shí)鐘緩沖器輸出多路同步時(shí)鐘信號(hào)，如圖中所示，通過第一從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳112輸出FPGA時(shí)鐘同步時(shí)鐘信號(hào)至第一從FPGA芯片，通過第二從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳111輸出FPGA時(shí)鐘同步時(shí)鐘信號(hào)至第二從FPGA芯片，通過高速接口同步時(shí)鐘信號(hào)輸出引腳110輸出高速接口同步時(shí)鐘信號(hào)，通過反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳109輸出反饋時(shí)鐘同步時(shí)鐘信號(hào)至反饋時(shí)鐘輸入引腳，時(shí)鐘管理單元的鎖相環(huán)調(diào)整時(shí)鐘管理單元的時(shí)鐘輸入端口以及反饋時(shí)鐘輸入端口同頻同相。在具體應(yīng)用實(shí)例中，時(shí)鐘管理單元的鎖相環(huán)為數(shù)字鎖相環(huán)或模擬鎖相環(huán)。以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，包括主FPGA原型驗(yàn)證板和至少一塊從FPGA原型驗(yàn)證板，其特征在于，所述主FPGA原型驗(yàn)證板和從FPGA原型驗(yàn)證板包括時(shí)鐘芯片，主控芯片，至少一個(gè)從FPGA芯片和高速接口，所述主控芯片包括本地時(shí)鐘輸入引腳，堆疊時(shí)鐘輸入引腳，選擇信號(hào)輸入引腳，反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳和高速接口同步時(shí)鐘信號(hào)輸出引腳， 其中選擇信號(hào)輸入引腳連接輸入高低電平信號(hào)，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出至反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸入至對(duì)應(yīng)的從FPGA芯片，主FPGA原型驗(yàn)證板上的高速接口同步時(shí)鐘信號(hào)輸出引腳輸出至其上的高速接口，主FPGA原型驗(yàn)證板上的高速接口與從FPGA原型驗(yàn)證板上的高速接口相連，從FPGA原型驗(yàn)證板上的高速接口輸出至從FPGA原型驗(yàn)證板上的堆疊時(shí)鐘輸入引腳。
2.根據(jù)權(quán)利要求1所述的FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，其特征在于， 其中主控芯片進(jìn)一步包括第一數(shù)據(jù)選擇器，第二數(shù)據(jù)選擇器，時(shí)鐘管理單元和全局時(shí)鐘緩沖器， 所述第一數(shù)據(jù)選擇器的兩個(gè)輸入端口分別通過本地時(shí)鐘輸入引腳輸入本地晶振時(shí)鐘信號(hào)，通過堆疊時(shí)鐘輸入引腳輸入堆疊時(shí)鐘輸入信號(hào)，通過選擇信號(hào)輸入引腳連接高低電平f目號(hào); 所述第二數(shù)據(jù)選擇器的兩個(gè)輸入端口通過反饋時(shí)鐘輸入引腳輸入反饋時(shí)鐘輸入信號(hào)，通過選擇信號(hào)輸入引腳連接高低電平信號(hào)； 所述第一數(shù)據(jù)選擇器的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元的時(shí)鐘輸入端口，第二數(shù)據(jù)選擇器的輸出端口的輸出信號(hào)輸入至?xí)r鐘管理單元的反饋時(shí)鐘輸入端口； 所述時(shí)鐘管理單元的輸出端口的輸出信號(hào)輸入至全局時(shí)鐘緩沖器，再通過全局時(shí)鐘緩沖器輸出多路同步時(shí)鐘信號(hào)，通過從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出FPGA時(shí)鐘同步時(shí)鐘信號(hào)至從FPGA芯片，通過高速接口同步時(shí)鐘信號(hào)輸出引腳輸出高速接口同步時(shí)鐘信號(hào)，通過反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳輸出反饋時(shí)鐘同步時(shí)鐘信號(hào)至反饋時(shí)鐘輸入引腳，時(shí)鐘管理單元的鎖相環(huán)調(diào)整時(shí)鐘管理單元的時(shí)鐘輸入端口以及反饋時(shí)鐘輸入端口同頻同相。
3.根據(jù)權(quán)利要求2所述的FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，其特征在于，所述時(shí)鐘管理單元的鎖相環(huán)為數(shù)字鎖相環(huán)或模擬鎖相環(huán)。
專利摘要本實(shí)用新型實(shí)施例公開了一種FPGA原型驗(yàn)證板堆疊的時(shí)鐘同步裝置，包括主FPGA原型驗(yàn)證板和至少一塊從FPGA原型驗(yàn)證板，主FPGA原型驗(yàn)證板和從FPGA原型驗(yàn)證板包括時(shí)鐘芯片，主控芯片，至少一個(gè)從FPGA芯片和高速接口，主控芯片包括本地時(shí)鐘輸入引腳，堆疊時(shí)鐘輸入引腳，選擇信號(hào)輸入引腳，反饋時(shí)鐘輸入引腳，從FPGA時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳，反饋時(shí)鐘同步時(shí)鐘信號(hào)輸出引腳和高速接口同步時(shí)鐘信號(hào)輸出引腳。本實(shí)用新型用于通過高速接口堆疊和主控芯片內(nèi)鎖相環(huán)反饋，使得多層PFGA原型驗(yàn)證板輸出至各從FPGA芯片的時(shí)鐘實(shí)現(xiàn)同步。
文檔編號(hào)G06F17/50GK203025709SQ20132003183
公開日2013年6月26日 申請(qǐng)日期2013年1月21日 優(yōu)先權(quán)日2013年1月21日
發(fā)明者鄭利浩 申請(qǐng)人:浙江傳媒學(xué)院