一種基于dsp與fpga的多通道數(shù)據(jù)采集處理設(shè)備的制作方法
【專利摘要】本實(shí)用新型涉及一種基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備，包括主機(jī)箱、數(shù)據(jù)接收設(shè)備，所述的主機(jī)箱包括數(shù)據(jù)輸入模塊、數(shù)據(jù)輸出模塊、DSP模塊、FPGA模塊，應(yīng)用DSP與FPGA相結(jié)合的方式，每條通道相當(dāng)于DSP外部總線上的一個(gè)地址，DSP芯片通過軟件指令進(jìn)行通道選擇，F(xiàn)PGA芯片與每條通道實(shí)現(xiàn)硬件連接，通道的數(shù)據(jù)收發(fā)都是通過FPGA直接操作，F(xiàn)PGA為每條通道設(shè)定一個(gè)二級(jí)緩存緩沖區(qū)，由于FPGA的特性，每條通道與FPGA的通信是并行的，互不沖突，這樣保證了在操作某一通道時(shí)其他通道的數(shù)據(jù)不會(huì)丟失，由于對(duì)數(shù)據(jù)的操作全部交由FPGA來進(jìn)行，DSP通過軟件指令制定相應(yīng)通道編號(hào)，由FPGA負(fù)責(zé)切換至相應(yīng)通道，實(shí)現(xiàn)對(duì)該通道的數(shù)據(jù)收發(fā)，這樣DSP就可以專注于算法計(jì)算，節(jié)省了DSP資源，提高了算法計(jì)算的效率。
【專利說明】—種基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種數(shù)據(jù)采集處理系統(tǒng)，特別涉及一種基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備。
【背景技術(shù)】
[0002]現(xiàn)在，隨著電子技術(shù)的發(fā)展，單一數(shù)據(jù)通道的系統(tǒng)已不能滿足要求，隨著電子系統(tǒng)的日益復(fù)雜，需要的數(shù)據(jù)通道越來越多，系統(tǒng)與外設(shè)之間進(jìn)行多通道數(shù)據(jù)交換的情況也越來越多，多通道數(shù)據(jù)采集與處理需要軟件協(xié)調(diào)，既要保證收發(fā)數(shù)據(jù)的實(shí)時(shí)準(zhǔn)確，又要保證各個(gè)外設(shè)之間互不沖突，同時(shí)還要保證數(shù)據(jù)處理的效率。
[0003]需要解決的主要問題包括:
[0004]1、協(xié)調(diào)多個(gè)通道的數(shù)據(jù)交換，既要保證收發(fā)數(shù)據(jù)的實(shí)時(shí)準(zhǔn)確，又要保證各個(gè)外設(shè)之間互不沖突。
[0005]2、為了節(jié)省資源提高計(jì)算效率，DSP主要工作是進(jìn)行數(shù)據(jù)處理，實(shí)現(xiàn)補(bǔ)償算法計(jì)算，并將計(jì)算結(jié)果輸出。

【發(fā)明內(nèi)容】

[0006]本實(shí)用新型的目的是結(jié)合DSP芯片與FPGA芯片進(jìn)行多通道的數(shù)據(jù)采集，既要保證收發(fā)數(shù)據(jù)的實(shí)時(shí)準(zhǔn)確，又要保證各個(gè)通道之間互不沖突，同時(shí)DSP對(duì)數(shù)據(jù)進(jìn)行補(bǔ)償計(jì)算，并將計(jì)算結(jié)果輸出。
[0007]為了實(shí)現(xiàn)上述目的，本實(shí)用新型采取的技術(shù)方案是:
[0008]一種基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備，其特征在于:包括主機(jī)箱、數(shù)據(jù)接收設(shè)備，所述的主機(jī)箱包括數(shù)據(jù)輸入模塊、數(shù)據(jù)輸出模塊、DSP模塊、FPGA模塊。所述的FPGA模塊的輸入級(jí)與數(shù)據(jù)輸入模塊的輸出級(jí)相連接，F(xiàn)PGA模塊的輸出級(jí)與數(shù)據(jù)輸出模塊的輸入級(jí)相連接，F(xiàn)PGA模塊的外部數(shù)據(jù)總線接口與DSP模塊的外部數(shù)據(jù)總線接口相連接，每個(gè)外設(shè)定義一個(gè)外部地址，DSP通過EMIF外部總線接口輪詢讀取每個(gè)地址的數(shù)據(jù)即讀出對(duì)應(yīng)通道的數(shù)據(jù)，DSP通過EMIF向輸出模塊對(duì)應(yīng)的地址寫數(shù)據(jù)即將數(shù)據(jù)發(fā)送到輸出模塊。所述的數(shù)據(jù)輸出模塊的輸出級(jí)與數(shù)據(jù)接收設(shè)備相連接。
[0009]本實(shí)用新型具有以下有益效果:應(yīng)用DSP與FPGA相結(jié)合的方式，每條通道相當(dāng)于DSP外部總線上的一個(gè)地址，DSP芯片通過軟件指令進(jìn)行通道選擇，F(xiàn)PGA芯片與每條通道實(shí)現(xiàn)硬件連接，通道的數(shù)據(jù)收發(fā)都是通過FPGA直接操作，F(xiàn)PGA為每條通道設(shè)定一個(gè)二級(jí)緩存緩沖區(qū)，由于FPGA的特性，每條通道與FPGA的通信是并行的，互不沖突，這樣保證了在操作某一通道時(shí)其他通道的數(shù)據(jù)不會(huì)丟失。由于對(duì)數(shù)據(jù)的操作全部交由FPGA來進(jìn)行，DSP通過軟件指令制定相應(yīng)通道編號(hào)，由FPGA負(fù)責(zé)切換至相應(yīng)通道，實(shí)現(xiàn)對(duì)該通道的數(shù)據(jù)收發(fā)，這樣DSP就可以專注于算法計(jì)算，也就是節(jié)省了 DSP本身的資源，提高了算法計(jì)算的效率。
【專利附圖】

【附圖說明】[0010]圖1是本實(shí)用新型基本原理圖；
[0011]圖2是本實(shí)用新型FPGA讀取數(shù)據(jù)流程圖；
[0012]圖3是本實(shí)用新型DSP工作流程圖；
[0013]圖中:1.數(shù)據(jù)輸入模塊，2.數(shù)據(jù)輸出模塊，3.DSP模塊，4.FPGA模塊。
【具體實(shí)施方式】
[0014]下面結(jié)合附圖對(duì)本系統(tǒng)做進(jìn)一步說明。
[0015]如圖1、2、3所示，基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備，包括主機(jī)箱、數(shù)據(jù)接收設(shè)備，主機(jī)箱包括數(shù)據(jù)輸入模塊1、數(shù)據(jù)輸出模塊2、DSP模塊3、FPGA模塊4，所述的FPGA模塊4的輸入級(jí)與數(shù)據(jù)輸入模塊I的輸出級(jí)相連接，F(xiàn)PGA模塊4的輸出級(jí)與數(shù)據(jù)輸出模塊2的輸入級(jí)相連接，F(xiàn)PGA模塊4的外部數(shù)據(jù)總線接口與DSP模塊3的外部數(shù)據(jù)總線接口相連接，所述的數(shù)據(jù)輸出模塊2的輸出級(jí)與數(shù)據(jù)接收設(shè)備相連接。
[0016]數(shù)據(jù)輸入模塊1、數(shù)據(jù)輸出模塊2包含電平轉(zhuǎn)化芯片與磁藕隔離芯片。
[0017]FPGA模塊4以FPGA芯片為主體，包含數(shù)據(jù)通道單元與外部數(shù)據(jù)總線接口單元。
[0018]DSP模塊3以DSP芯片為主體，包含外部數(shù)據(jù)總線接口單元與數(shù)據(jù)補(bǔ)償算法代碼。
[0019]數(shù)據(jù)輸入模塊1、數(shù)據(jù)輸出模塊2包含的電平轉(zhuǎn)化芯片與磁藕隔離芯片為若干個(gè)。
[0020]基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備基本原理如下:
[0021]本系統(tǒng)四個(gè)數(shù)據(jù)通道連接到FPGA芯片的引腳，F(xiàn)PGA芯片判斷有數(shù)據(jù)發(fā)送過來后將數(shù)據(jù)存入對(duì)應(yīng)的二級(jí)緩沖區(qū)。FPGA芯片將時(shí)鐘分頻得到200Hz時(shí)鐘信號(hào)連接到DSP的外部中斷引腳作為工作的節(jié)拍時(shí)鐘，F(xiàn)PGA芯片引腳連接到DSP芯片外部數(shù)據(jù)端口總線上，每個(gè)通道定義一個(gè)DSP芯片的外部地址，DSP芯片通過代碼對(duì)外部地址進(jìn)行讀寫即實(shí)現(xiàn)了操作對(duì)應(yīng)通道。
[0022]另外，此系統(tǒng)有很強(qiáng)的擴(kuò)展性:
[0023]由于所有通道都是連接FPGA芯片的引腳，只要保證FPGA芯片的資源足夠，連接的通道可以外擴(kuò)若干個(gè)直到滿足實(shí)際要求。
[0024]FPGA芯片讀取通道數(shù)據(jù)流程如圖2，F(xiàn)PGA芯片為每個(gè)通道創(chuàng)建二級(jí)緩沖區(qū)，當(dāng)接收到數(shù)據(jù)的時(shí)候首先將數(shù)據(jù)存入一級(jí)緩沖區(qū)，在一級(jí)緩沖區(qū)數(shù)據(jù)沒被讀取的情況下FPGA芯片將接收到的數(shù)據(jù)全部存入二級(jí)緩沖區(qū)，在二級(jí)緩沖區(qū)被讀取時(shí)數(shù)據(jù)存入一級(jí)緩沖區(qū)，以此避免DSP芯片讀取通道緩沖區(qū)的時(shí)候數(shù)據(jù)寫不進(jìn)緩沖區(qū)。
[0025]DSP芯片工作流程如圖3，節(jié)拍時(shí)鐘的上升沿觸發(fā)DSP中斷，DSP中斷服務(wù)函數(shù)中接收標(biāo)志位置位，DSP將通道I的地址寫入地址總線，F(xiàn)PGA讀取地址總線后將地址對(duì)應(yīng)的緩沖區(qū)的數(shù)據(jù)寫入數(shù)據(jù)總線供DSP讀取，DSP以相同的流程依次讀取通道I到通道4的數(shù)據(jù)，數(shù)據(jù)讀取完后將數(shù)據(jù)進(jìn)行補(bǔ)償運(yùn)算，運(yùn)算結(jié)果寫入輸出模塊對(duì)應(yīng)的地址，將數(shù)據(jù)發(fā)送出去，最后接收標(biāo)志位置零，等待下一次上升沿中斷。
[0026]根據(jù)上述說明，結(jié)合本領(lǐng)域技術(shù)可實(shí)現(xiàn)本實(shí)用新型的方案。
【權(quán)利要求】
1.一種基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備，其特征在于:包括主機(jī)箱、數(shù)據(jù)接收設(shè)備，所述的主機(jī)箱包括數(shù)據(jù)輸入模塊(I)、數(shù)據(jù)輸出模塊(2)、DSP模塊(3)、FPGA模塊(4)，所述的FPGA模塊(4)的輸入級(jí)與數(shù)據(jù)輸入模塊(I)的輸出級(jí)相連接，F(xiàn)PGA模塊(4)的輸出級(jí)與數(shù)據(jù)輸出模塊(2)的輸入級(jí)相連接，F(xiàn)PGA模塊(4)的外部數(shù)據(jù)總線接口與DSP模塊(3)的外部數(shù)據(jù)總線接口相連接，所述的數(shù)據(jù)輸出模塊(2)的輸出級(jí)與數(shù)據(jù)接收設(shè)備相連接。
2.如權(quán)利要求1所述的一種基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備，其特征在于:所述的數(shù)據(jù)輸入模塊(I)、數(shù)據(jù)輸出模塊(2)包含電平轉(zhuǎn)化芯片與磁藕隔離芯片。
3.如權(quán)利要求1所述的一種基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備，特征在于:所述的FPGA模塊(4)以FPGA芯片為主體，包含數(shù)據(jù)通道單元與外部數(shù)據(jù)總線接口單元。
4.如權(quán)利要求1所述的一種基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備，其特征在于:所述的DSP模塊(3)以DSP芯片為主體，包含外部數(shù)據(jù)總線接口單元與數(shù)據(jù)補(bǔ)償算法代碼。
5.如權(quán)利要求1所述的一種基于DSP與FPGA的多通道數(shù)據(jù)采集處理設(shè)備，其特征在于:所述的數(shù)據(jù)輸入模塊(I)、數(shù)據(jù)輸出模塊(2)包含的電平轉(zhuǎn)化芯片與磁藕隔離芯片為若干個(gè)。
【文檔編號(hào)】G06F17/40GK203786732SQ201320777086
【公開日】2014年8月20日 申請(qǐng)日期:2013年12月2日 優(yōu)先權(quán)日:2013年12月2日
【發(fā)明者】鄒建國, 趙丕陽, 燕棟, 邱惠昌, 楊新輝 申請(qǐng)人:天津光電通信技術(shù)有限公司