一種高速脈沖信號傳輸系統(tǒng)的制作方法
【專利摘要】本實(shí)用新型通過采用FPGA對高速信號數(shù)據(jù)進(jìn)行壓縮處理、RAM作為字典、DDRⅡ讀取和存儲壓縮編碼數(shù)據(jù)以及PMC接插件對編碼數(shù)據(jù)進(jìn)行傳輸；由于PMC接插件的數(shù)據(jù)傳輸速度快以及DDR的讀寫速度也較快，DDR本身的尺寸較小，且比NANDFLASH有著很大的價(jià)格優(yōu)勢，從而本實(shí)用新型較現(xiàn)有技術(shù)達(dá)到了縮小硬件尺寸、提高讀寫速度以及降低硬件成本的效果。
【專利說明】一種局速脈沖信號傳輸系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種高速脈沖信號傳輸系統(tǒng)，屬于無損數(shù)據(jù)壓縮及傳輸?shù)念I(lǐng)域?！颈尘凹夹g(shù)】
[0002]高速信號數(shù)據(jù)的采集和傳輸是數(shù)字信號處理過程中的一個(gè)重要環(huán)節(jié)，已經(jīng)廣泛應(yīng)用于雷達(dá)、聲納、信號探測等領(lǐng)域。在低速數(shù)據(jù)采集領(lǐng)域，系統(tǒng)要求的采樣速率低，數(shù)據(jù)傳輸量小，系統(tǒng)的實(shí)現(xiàn)較容易；在高速數(shù)據(jù)采集領(lǐng)域，系統(tǒng)要求的采樣速率高，采樣精度高，而且是連續(xù)采樣，數(shù)據(jù)傳輸量大，并且要實(shí)時(shí)傳輸，從而導(dǎo)致高速實(shí)時(shí)信號傳輸成了系統(tǒng)構(gòu)建必須克服的關(guān)鍵問題。而脈沖信號是高速數(shù)字信號處理過程中的一個(gè)重要部分，高速脈沖信號已經(jīng)廣泛應(yīng)用于雷達(dá)、聲納、信號探測等領(lǐng)域。很多時(shí)候需要對脈沖信號長時(shí)間采樣分析，龐大的數(shù)據(jù)量給數(shù)據(jù)傳輸、存儲和處理帶來極大的挑戰(zhàn)，通過數(shù)據(jù)壓縮技術(shù)可以緩解數(shù)據(jù)傳輸和存儲系統(tǒng)的壓力。
[0003]數(shù)據(jù)壓縮技術(shù)可以更加快速、高效的傳輸信息，其中數(shù)據(jù)壓縮技術(shù)一般可以分為有損壓縮和無損壓縮兩種。有損壓縮后的數(shù)據(jù)進(jìn)行重構(gòu)與原來的數(shù)據(jù)有所不同，被廣泛應(yīng)用于語音、圖像和視頻數(shù)據(jù)的壓縮；而對于文本數(shù)據(jù)，程序和雷達(dá)信號的壓縮則必須采用無損壓縮。無損壓縮是利用數(shù)據(jù)的冗余度壓縮，壓縮后的數(shù)據(jù)進(jìn)行重構(gòu)與原來的數(shù)據(jù)完全相同；多數(shù)的數(shù)據(jù)采集系統(tǒng)因被測對象的不確定性則需要采用無損數(shù)據(jù)壓縮。
[0004]盡管目前常用的高速信號采集及存儲系統(tǒng)可以很好的處理高速脈沖信號，如專利CN 101807214 A公開的一種基于FPGA的高速信號采集存儲及回放裝置，該專利采用NANDFLASH存儲陣列存儲通過采用LZW算法無損壓縮的數(shù)據(jù)，其缺點(diǎn)如下:1)為了實(shí)現(xiàn)大容量存儲和高速度處理，該專利采用了多個(gè)NAND FLASH存儲陣列，導(dǎo)致硬件體積龐大；2) NANDFLASH存儲讀寫速度比較慢，在寫NAND FLASH前需要一定的擦除時(shí)間，就極大的影響了傳輸速度；3)單塊NAND FLASH存儲陣列的價(jià)格較高，采用多塊NAND FLASH存儲陣列就大幅度的增加了硬件成本。

【發(fā)明內(nèi)容】

[0005]本實(shí)用新型目的是提供一種高速信號傳輸系統(tǒng)，通過采用FPGA對高速信號數(shù)據(jù)進(jìn)行壓縮處理、RAM作為字典、DDR讀取和存儲壓縮編碼數(shù)據(jù)以及PMC接插件對編碼數(shù)據(jù)進(jìn)行傳輸，從而實(shí)現(xiàn)了縮小硬件尺寸、提高讀寫速度以及降低硬件成本的目的。
[0006]本實(shí)用新型的高速信號傳輸系統(tǒng)包括:差分晶振、分頻器、A/D模數(shù)轉(zhuǎn)換器、FPGA、RAM、DDR和PMC接插件，其中，差分晶振與分頻器的輸入端相連，分頻器的兩路輸出端又分別連接A/D模數(shù)轉(zhuǎn)換器和FPGA ；A/D模數(shù)轉(zhuǎn)換器、FPGA和PMC接插件順序連接；RAM和DDR又分別與FPGA相連；
[0007]差分晶振用來產(chǎn)生時(shí)鐘信號，并將該時(shí)鐘信號輸送至與其相連的分頻器；
[0008]分頻器將差分晶振產(chǎn)生的時(shí)鐘信號分成兩路同源時(shí)鐘信號，并分別分配給A/D模數(shù)轉(zhuǎn)換器和FPGA ；[0009]A/D模數(shù)轉(zhuǎn)換器以分頻器發(fā)送來的同源時(shí)鐘信號的頻率對輸入的模擬信號進(jìn)行采樣，并將采樣得到的脈沖數(shù)據(jù)發(fā)送至FPGA ；
[0010]RAM按照地址與編碼對應(yīng)的方式構(gòu)建字典，將FPGA發(fā)送來的編碼數(shù)據(jù)存儲到字典中；
[0011]FPGA根據(jù)分頻器發(fā)送來的同源時(shí)鐘信號頻率，接收A/D模數(shù)轉(zhuǎn)換器發(fā)送來的脈沖數(shù)據(jù)，通過反復(fù)調(diào)用RAM中的字典，對脈沖數(shù)據(jù)進(jìn)行編碼，生成包含地址與編碼的編碼數(shù)據(jù)后存入RAM中的字典中；然后將編碼發(fā)送到DDR中；
[0012]DDR接收來自FPGA的編碼，并存儲該編碼；
[0013]PMC接插件作為轉(zhuǎn)接頭，在FPGA的控制下將生成的編碼從DDR中實(shí)時(shí)傳輸?shù)酵獠俊?br> [0014]本實(shí)用新型通過采用FPGA對高速信號數(shù)據(jù)進(jìn)行壓縮處理、RAM作為字典、DDR讀取和存儲壓縮編碼數(shù)據(jù)以及PMC接插件對編碼數(shù)據(jù)進(jìn)行傳輸；由于PMC接插件的數(shù)據(jù)傳輸速度快以及DDR的讀寫速度也較快，DDR本身的尺寸較小，且比NAND FLASH有著很大的價(jià)格優(yōu)勢，從而本實(shí)用新型較現(xiàn)有技術(shù)達(dá)到了縮小硬件尺寸、提高讀寫速度以及降低硬件成本的效果。
【專利附圖】

【附圖說明】
[0015]圖1為本實(shí)用新型高速信號傳輸系統(tǒng)框圖。
【具體實(shí)施方式】
[0016]本實(shí)用新型的高速信號傳輸系統(tǒng)包括:差分晶振、分頻器、A/D模數(shù)轉(zhuǎn)換器、FPGA、RAM、DDR和PMC接插件，其中，差分晶振與分頻器的輸入端相連，分頻器的兩路輸出端又分別連接A/D模數(shù)轉(zhuǎn)換器和FPGA ；A/D模數(shù)轉(zhuǎn)換器、FPGA和PMC接插件順序連接；RAM和DDR又分別與FPGA相連；
[0017]差分晶振用來產(chǎn)生時(shí)鐘信號，并將該時(shí)鐘信號輸送至與其相連的分頻器；
[0018]分頻器將差分晶振產(chǎn)生的時(shí)鐘信號分成兩路同源時(shí)鐘信號，并分別分配給A/D模數(shù)轉(zhuǎn)換器和FPGA ；
[0019]A/D模數(shù)轉(zhuǎn)換器以分頻器發(fā)送來的同源時(shí)鐘信號的頻率對輸入的模擬信號進(jìn)行采樣，并將采樣得到的脈沖數(shù)據(jù)發(fā)送至FPGA ；
[0020]RAM按照地址與編碼對應(yīng)的方式構(gòu)建字典，將FPGA發(fā)送來的編碼數(shù)據(jù)存儲到字典中；
[0021]FPGA根據(jù)分頻器發(fā)送來的同源時(shí)鐘信號頻率，接收A/D模數(shù)轉(zhuǎn)換器發(fā)送來的脈沖數(shù)據(jù)，通過反復(fù)調(diào)用RAM中的字典，對脈沖數(shù)據(jù)進(jìn)行編碼，生成包含地址與編碼的編碼數(shù)據(jù)后存入RAM中的字典中；然后將編碼發(fā)送到DDR中；
[0022]DDR接收來自FPGA的編碼，并存儲該編碼；
[0023]PMC接插件作為轉(zhuǎn)接頭，在FPGA的控制下將生成的編碼從DDR中實(shí)時(shí)傳輸?shù)酵獠俊?br> [0024]如圖1所示，本實(shí)施例中高速信號傳輸系統(tǒng)包括:SI530型貼片式差分晶振、Analog Devices的A/D9511型分頻器、TI公司的A/DS64系列的A/D模數(shù)轉(zhuǎn)換器、XILINX公司的 XC5VLX50T 型的 FPGA、IDT 公司的 IDT70T3509M 型同步雙 口靜態(tài) 36Mbit 的 RAM、micron公司的MT47H64M16HR型512MB的DDR II和符合VITA42標(biāo)準(zhǔn)的PMC接插件，其中，差分晶振與分頻器的輸入端相連，分頻器的兩路輸出端又分別連接A/D模數(shù)轉(zhuǎn)換器和FPGA ;A/D模數(shù)轉(zhuǎn)換器、FPGA和PMC接插件順序連接；RAM和DDR II又分別與FPGA與相連；
[0025]差分晶振產(chǎn)生80MHz的時(shí)鐘源并輸送至分頻器，分頻器將該時(shí)鐘源信號分為兩路后分別分配給A/D模數(shù)轉(zhuǎn)換器和FPGA ;A/D模數(shù)轉(zhuǎn)換器以80MHz頻率對輸入信號進(jìn)行采樣，得到的數(shù)字脈沖數(shù)據(jù)發(fā)送至FPGA ；FPGA對A/D模數(shù)轉(zhuǎn)換器發(fā)送的采樣后數(shù)據(jù)進(jìn)行編碼，生成編碼數(shù)據(jù)后存入RAM中；將編碼發(fā)送到DDR II中；PMC接插件作為轉(zhuǎn)接頭，通過FPGA的控制將壓縮完的數(shù)據(jù)流從DDRII中傳輸?shù)酵獠俊?br> 【權(quán)利要求】
1.一種高速脈沖信號傳輸系統(tǒng)，其特征在于，包括: 用來產(chǎn)生時(shí)鐘信號的差分晶振； 將差分晶振產(chǎn)生的時(shí)鐘信號分成兩路同源時(shí)鐘信號的分頻器； 對輸入的模擬信號進(jìn)行采樣的A/d模數(shù)轉(zhuǎn)換器； 對從接收A/D模數(shù)轉(zhuǎn)換器發(fā)送來的脈沖數(shù)據(jù)進(jìn)行編碼的FPGA ； 用來存儲FPGA發(fā)送的編碼數(shù)據(jù)的RAM ； 用來接收并存儲來自FPGA的編碼的DDR ； 以及將生成的編碼從DDR中實(shí)時(shí)傳輸?shù)酵獠康腜MC接插件； 其中，所述差分晶振與所述分頻器的輸入端相連，所述分頻器的兩路輸出端又分別連接所述A/D模數(shù)轉(zhuǎn)換器和所述FPGA ;所述A/D模數(shù)轉(zhuǎn)換器、所述FPGA和所述PMC接插件順序連接；所述RAM和所述DDR又分別與所述FPGA相連。
2.—種高速脈沖信號傳輸系統(tǒng),其特征在于,所述分頻器采用Analog Devices公司的A/D9511型分頻器、模數(shù)轉(zhuǎn)換器采用TI公司的A/DS64系列的A/D模數(shù)轉(zhuǎn)換器、FPGA采用XILINX公司的XC5VLX50T型的FPGA、RAM采用IDT公司的IDT70T3509M型同步雙口靜態(tài)36Mbit的RAM、DDR采用micron公司的MT47H64M16HR型512MB的DDR II以及采用的所述PMC接插件符合VITA42標(biāo)準(zhǔn)。
【文檔編號】G06F3/06GK203673466SQ201320812984
【公開日】2014年6月25日 申請日期:2013年12月11日 優(yōu)先權(quán)日:2013年12月11日
【發(fā)明者】馮瑞姝, 付保紅, 李玉春, 徐栩, 徐權(quán) 申請人:中國石油天然氣集團(tuán)公司, 大慶石油管理局