用于受控的諧振功率傳輸?shù)姆椒ê碗娐返闹谱鞣椒?br> 【專利摘要】提供了用于受控的諧振功率傳輸?shù)姆椒ê碗娐?。更具體而言，提供了在時鐘分布網(wǎng)絡中再循環(huán)能量。一種電路包括：與時鐘信號相關聯(lián)并具有連接到第一負載電容的輸出的時鐘驅動器。該電路還包括與第一負載電容并聯(lián)連接的第二負載電容。該電路進一步包括功率傳輸電路，功率傳輸電路包括在第一負載電容和第二負載電容之間串聯(lián)連接的電感器和傳輸門。功率傳輸電路基于時鐘信號控制第一負載電容和第二負載電容之間的能量流動。
【專利說明】用于受控的諧振功率傳輸?shù)姆椒ê碗娐?br> 【技術領域】
[0001]本發(fā)明涉及集成電路中的時鐘分布，更具體而言，涉及降低由集成電路中的時鐘分布系統(tǒng)消耗的功率。
【背景技術】
[0002]用于驅動集成電路芯片中的時鐘分布系統(tǒng)的功率代表系統(tǒng)總功率的一大部分。諧振鐘控是通過用諧振時鐘網(wǎng)絡再循環(huán)能量，而可用于降低驅動時鐘分布系統(tǒng)所需功率，從而降低系統(tǒng)總功率的技術。可使用耦合的LC振蕩器電路獲得諧振鐘控，其中，電感器(由電感L表示)使功率再循環(huán)用于鐘控被驅動電路(由電容C表示)。然而，基于LC的諧振鐘控具有以下缺點:它僅限于窄工作頻率范圍；它提供時鐘波形的慢轉換速率(例如正弦波而不是方波)；它需要大的片上面積以容納LC振蕩器的電感器。
[0003]因此，本領域中存在克服上文所述的不足和限制的需要。

【發(fā)明內容】

[0004]在本發(fā)明的第一方面中，存在一種用于在時鐘分布網(wǎng)絡中再循環(huán)能量的電路。該電路包括:與時鐘信號相關聯(lián)并具有連接到第一負載電容的輸出的時鐘驅動器。該電路還包括與第一負載電容并聯(lián)連接的第二負載電容。該電路進一步包括功率傳輸電路，該功率傳輸電路包括在第一負載電容和第二負載電容之間串聯(lián)連接的電感器和傳輸門。該功率傳輸電路基于時鐘信號控制在第一負載電容和第二負載電容之間的能量流動。
[0005]在本發(fā)明的另一方面中，存在一種用于在時鐘分布網(wǎng)絡中再循環(huán)能量的電路。該電路包括:與第一時鐘信號相關聯(lián)的第一時鐘驅動器，以及與第二時鐘信號相關聯(lián)的第二時鐘驅動器。該電路還包括第一負載電容，該第一負載電容包括由第一時鐘驅動器驅動的第一元件。該電路進一步包括第二負載電容，該第二負載電容包括由第二時鐘驅動器驅動的第二元件。該電路另外包括功率傳輸電路，當?shù)谝粫r鐘信號在第一狀態(tài)時，該功率傳輸電路從第一負載電容到第二負載電容傳輸能量，而當?shù)谝粫r鐘信號在第二狀態(tài)時，該功率傳輸電路從第二負載電容到第一負載電容傳輸能量。
[0006]在本發(fā)明的另一方面中，存在一種在時鐘分布網(wǎng)絡中再循環(huán)能量的方法。該方法包括提供時鐘信號到時鐘分布網(wǎng)絡。該方法還包括:基于時鐘信號的狀態(tài)，控制時鐘分布網(wǎng)絡中的第一負載電容和時鐘分布網(wǎng)絡中的第二負載電容之間的能量傳輸。
[0007]在本發(fā)明的另一方面中，提供了一種有形地體現(xiàn)在機器可讀存儲介質中的用于設計、制造或測試集成電路的設計結構。該設計結構包括本發(fā)明的結構。在進一步的實施例中，在機器可讀數(shù)據(jù)存儲介質上編碼的硬件描述語言(HDL)設計結構包含元件，當在計算機輔助設計系統(tǒng)中被處理時，該元件生成用于在包括本發(fā)明結構的時鐘分布網(wǎng)絡中再循環(huán)能量的電路的機器可執(zhí)行表示。在再一實施例中，提供了一種計算機輔助設計系統(tǒng)中的方法，用于生成用于在時鐘分布網(wǎng)絡中再循環(huán)能量的電路的功能設計模型。該方法包括生成用于在時鐘分布網(wǎng)絡中再循環(huán)能量的電路的結構元件的功能表示?！緦＠綀D】

【附圖說明】
[0008]參照多個注釋的附圖，以本發(fā)明示例性實施例的非限制性實例方式，在下面詳細說明中描述本發(fā)明。
[0009]圖1顯示用于諧振時鐘分布電路的電路的示意圖；
[0010]圖2顯示根據(jù)本發(fā)明各方面的在兩個電容器之間提供電感器輔助的功率傳輸?shù)碾娐返牟灰鈭D；
[0011]圖3顯示根據(jù)本發(fā)明各方面的在差分鐘控中提供諧振功率傳輸輔助的功率降低的電路的不意圖；
[0012]圖4顯示根據(jù)本發(fā)明各方面的在差分鐘控中提供諧振功率傳輸輔助的功率降低的另一電路的不意圖；
[0013]圖5顯示根據(jù)本發(fā)明各方面的在圖4的電路的各個節(jié)點處的仿真數(shù)據(jù)；
[0014]圖6顯示根據(jù)本發(fā)明各方面的用于單端時鐘分布的電路的示意圖；以及
[0015]圖7是半導體設計、制造和/或測試中使用的設計過程的流程圖。
【具體實施方式】
[0016]本發(fā)明涉及集成電路中的時鐘分布，更具體而言，涉及降低由集成電路中的時鐘分布系統(tǒng)消耗的功率。根據(jù)本發(fā)明的各方面，通過在兩個電容元件之間而不是電容元件和電感器之間使功率再循環(huán)來獲得鐘控中的功率降低。在實施例中，開關和/或二極管用于功率傳輸電路中，用以控制兩個電容兀件之間能量傳輸?shù)亩〞r和方向，這允許功率傳輸電路用于寬頻帶操作中。在特定實施例中，開關和二極管用于控制兩個差分時鐘相位之間的功率傳輸，其中電荷在兩個時鐘之間傳輸而不是被直接放電到地。
[0017]本發(fā)明的實施方式在寬頻率范圍內節(jié)省功率，這是因為功率傳輸電路不受固有的LC諧振頻率控制。此外，本發(fā)明的實施方式產(chǎn)生像方形的軌到軌數(shù)字脈沖而不是正弦波。本發(fā)明的實施方式還利用比基于LC的諧振時鐘電路較少的芯片面積，這是因為創(chuàng)新的功率傳輸電路中使用的電感元件比在基于LC的諧振時鐘電路中所使用的電感元件小，由于在本發(fā)明的實施例中沒有諧振要求。
[0018]圖1顯示用于諧振時鐘分布電路5的電路的示意圖，該諧振時鐘分布電路5包括時鐘驅動器10、負載電容15、電感器20以及去耦電容器25。時鐘驅動器10與時鐘信號相關聯(lián)，并提供電源電流(例如時鐘驅動器電流)到由負載電容15表示的器件。負載電容15表示耦合到時鐘驅動器10的輸出的所有鐘控器件(例如由時鐘分布網(wǎng)絡中的時鐘驅動器10驅動)的總電容。電感器20與負載電容15并聯(lián)連接并被偏置在電源電壓的一半(例如VDD/2)。電路5的諧振頻率是電感器20的值(L)和負載電容15的值(C)的函數(shù)。實際上，電感器20被定尺寸為使得電路5的諧振頻率匹配時鐘頻率，在這種情況下發(fā)生諧振，其中存儲在負載電容15中的無功功率被傳輸?shù)诫姼衅?0并在下一個時鐘周期上被再循環(huán)回到負載電容15。功率的這種再循環(huán)降低了由時鐘驅動器10提供給負載電容15的總功率。
[0019]仍然參照圖1，時鐘驅動器10必須比負載電容15相對弱，例如扇出》10，以便實現(xiàn)顯著的功率節(jié)省。此外，電感器20必須足夠大，用以存儲從負載電容15接收的功率，而電感器20的這個相對大的尺寸導致大面積的不利后果，例如增加芯片尺寸。此外，電路5僅當時鐘頻率匹配或超過LC系統(tǒng)的諧振頻率時提供功率節(jié)省，這導致電路具有窄頻帶操作。
[0020]圖2顯示根據(jù)本發(fā)明的各方面的在兩個電容器之間提供電感輔助的功率傳輸?shù)碾娐?0的示圖。電路40包括在兩個電容器Cl和C2之間連接的電感器45和開關50 (例如傳輸門)。在實施例中，經(jīng)由電感器45在兩個電容器Cl和C2之間傳輸(例如再循環(huán))無功能量。開關50可用于控制電容器Cl和C2之間能量傳輸?shù)亩〞r和方向，而電感器45被定尺寸為相對較小，以輔助電容器Cl和C2之間的快速能量傳輸。以這種方式，與在基于LC的諧振時鐘電路中的電容器和電感器之間再循環(huán)功率相比，電路40可用于在兩個電容器Cl和C2之間再循環(huán)功率。由電路40提供的功率傳輸不依賴于LC電路的諧振頻率，因此可用于在比傳統(tǒng)的基于LC的諧振時鐘電路更寬的頻帶上再循環(huán)功率。
[0021]圖3顯示根據(jù)本發(fā)明的各方面的在差分鐘控中提供諧振功率傳輸輔助的功率降低的電路100的示圖。在實施例中，電路100包括提供各自的相對彼此異相180°的時鐘信號“CO”和“C180”的第一時鐘驅動器105 (例如驅動反相器)和第二時鐘驅動器110 (例如驅動器反相器)。電路100還包括:表示由第一時鐘驅動器105驅動的器件(例如觸發(fā)器等)的第一負載電容115，以及表示由第二時鐘驅動器110驅動的器件(例如觸發(fā)器等)的第二負載電容120。第一時鐘驅動器105與第一時鐘信號CO相關聯(lián),并提供電源電流(例如時鐘驅動器電流)到由第一負載電容115表示的器件。第二時鐘驅動器110與第二時鐘信號C180相關聯(lián)，并提供電源電流(例如時鐘驅動器電流)到由第二負載電容120表示的器件。在實施例中，第一負載電容115和第二負載電容120并聯(lián)布置，并且連接到地GND。
[0022]根據(jù)本發(fā)明各方面，第一傳輸路徑125和第二傳輸路徑130連接在第一負載電容115和第二負載電容120之間。在實施例中，第一傳輸路徑125包括串聯(lián)連接的第一電感器135、第一二極管140和第一傳輸門145,而第二傳輸路徑130包括串聯(lián)連接的第二電感器150、第二二極管155和第二傳輸門160。第一傳輸門145和第二傳輸門160每個都可包括場效應晶體管(FET)或能夠選擇性地斷開和閉合各自的第一傳輸路徑125和第二傳輸路徑130的任何其它合適的開關。第一二極管140將第一傳輸路徑125中的功率傳輸限制到第一方向，即從第一負載電容115向第二負載電容120。相反,第二二極管155將第二傳輸路徑130中的功率傳輸限制在與第一方向相反的第二方向，即從第二負載電容120向第一負載電容115。
[0023]仍然參照圖3，第一傳輸門145由與第一時鐘驅動器105相關聯(lián)的第一時鐘信號CO控制，使得當?shù)谝粫r鐘信號CO變高時第一傳輸門145閉合(例如完成第一傳輸路徑125),而當?shù)谝粫r鐘信號CO變低時斷開。類似地,第二傳輸門160由與第二時鐘驅動器110相關聯(lián)的第二時鐘信號C180控制，使得當?shù)诙r鐘信號C180變高時第二傳輸門160閉合，而當?shù)诙r鐘信號C180變?yōu)榈蜁r斷開。
[0024]在操作中，電路100經(jīng)由第一傳輸路徑125和第二傳輸路徑130在第一負載電容115和第二負載電容120之間再循環(huán)功率。特別地，當?shù)谝粫r鐘信號CO變高而第二時鐘信號C180變低時，第一傳輸門145閉合而第二傳輸門160斷開，這允許存儲在第一負載電容115中的功率經(jīng)由第一傳輸路徑125放電(例如傳輸)到第二負載電容120。相反，當?shù)诙r鐘信號C180變高而第一時鐘信號CO變低時，第二傳輸門160閉合而第一傳輸門145斷開，這允許存儲在第二負載電容120中的功率經(jīng)由第二傳輸路徑130放電(例如傳輸)到第一負載電容115。第一二極管140和第二二極管155防止功率通過各自的第一傳輸路徑125和第二傳輸路徑130回流。這個功率再循環(huán)降低必須由第一時鐘驅動器105和第二時鐘驅動器110提供到受驅動器件(例如由第一負載電容115和第二負載電容120表示)的總功率。
[0025]圖4顯示根據(jù)本發(fā)明各方面的在差分鐘控中提供諧振功率傳輸輔助的功率降低的另一電路100’的不圖。在實施例中，電路100’包括:具有第一時鐘信號CO的第一時鐘驅動器105、具有第二時鐘信號C180的第二時鐘驅動器110、第一負載電容115和第二負載電容120，所有這些可能與關于圖3所述的相同。
[0026]根據(jù)本發(fā)明各方面，電路100’包括連接在第一負載電容115和第二負載電容120之間的單個雙向傳輸路徑200 (例如功率傳輸電路)，而不是關于圖3中的電路100所述的兩個獨立的單向傳輸路徑。在實施例中，傳輸路徑200包括選擇性地允許功率從第一負載電容115向第二負載電容120傳輸和反之亦然的電感器205和傳輸門210。
[0027]繼續(xù)參照圖4，傳輸門210由源自第一時鐘信號CO的控制信號“Cs”控制。在實施例中，電路100’被構造和布置為使得控制信號Cs在第一時鐘信號CO的上升沿212期間而且還在第一時鐘信號CO的下降沿213期間被脈沖化(如脈沖211處所示)。控制信號Cs的脈沖由包括一系列的反相器215和XOR邏輯元件220的脈沖生成電路提供，所述一系列的反相器215和XOR邏輯元件220接收第一時鐘信號CO作為輸入并如圖4所示連接。根據(jù)本發(fā)明各方面，當控制信號Cs在第一時鐘信號CO的上升沿處脈沖化時，能量從第一負載電容115經(jīng)由傳輸路徑200傳輸?shù)降诙撦d電容120。相反，當控制信號Cs在第一時鐘信號CO的下降沿處脈沖化時，能量從第二負載電容120經(jīng)由傳輸路徑200傳輸?shù)降谝回撦d電容115。以這種方式,控制信號Cs和傳輸門210用于控制第一負載電容115和第二負載電容120之間能量傳輸?shù)亩〞r和方向，而無需使用二極管。
[0028]在實施例中，第一時鐘驅動器105包括被最優(yōu)地定尺寸以節(jié)省功率的反相器，因為它與第一負載電容115和第二負載電容120之間的諧振路徑競爭。太強的反相器減小由功率再循環(huán)提供的功率節(jié)省，而太弱的反相器降低控制信號Cs的轉換速率和振幅。在示例性實施方式中，時鐘驅動器105的反相器具有大約1.0mm的總寬度和大約40nm的溝道長度，然而本發(fā)明并不限于這些值，并且可使用任意合適尺寸的反相器。
[0029]仍然參照圖4，電感器205可比傳統(tǒng)的基于LC的諧振時鐘系統(tǒng)中使用的電感器小得多(例如小一個數(shù)量級)。例如，電感器205可以是大約IOpH(皮亨),而第一負載電容115和第二負載電容120每個都可以是大約IOOpF (皮法)，然而本發(fā)明并不限于這些值，可使用任意合適的尺寸。
[0030]根據(jù)本發(fā)明各方面，驅動傳輸門210的控制信號Cs的脈沖211的寬度被控制為可與第一時鐘信號CO的上升時間和下降時間相比(例如對應)。脈沖寬度由反相器215的數(shù)量和尺寸確定，并被優(yōu)化為足夠長以允許第一負載電容115和第二負載電容120充分放電，而不要在充分放電后允許回流。在示例性實施例中，控制信號Cs的脈沖211具有大約45ps(皮秒)的寬度，而傳輸門210具有大約1.8mm的總寬度和大約40nm的溝道長度,盡管可使用其他值。
[0031]此外，因為控制信號Cs源自第一時鐘信號CO，控制信號Cs的脈沖211的寬度跨工藝變化跟蹤第一時鐘信號的上升時間和下降時間。例如，當工藝變化使得第一時鐘信號CO具有比標稱上升時間稍長的上升時間時，由于脈沖寬度基于時鐘信號，控制信號Cs的脈沖寬度也將比其標稱值稍長。相反，當工藝變化使得第一時鐘信號CO具有比標稱上升時間稍短的上升時間時，由于脈沖寬度基于時鐘信號，控制信號Cs的脈沖寬度也將比其標稱值稍短。
[0032]圖5顯示圖4的電路100’的各個節(jié)點處的仿真數(shù)據(jù)。圖表300顯示在第一負載電容115處作為時間函數(shù)的輸出脈沖的電壓。圖表310顯示作為時間函數(shù)的控制信號Cs的電壓。圖表320顯示作為時間函數(shù)的通過傳輸路徑200的電流。而圖表330顯示作為時間函數(shù)的總負載電流(例如從時鐘驅動器和傳輸路徑提供的電流總和)。圖表320中所示的諧振路徑電流的最高幅度峰335a和谷335b與圖表310的控制信號的脈沖一致，并且表示在傳輸門210閉合時第一負載電容115和第二負載電容120之間的功率傳輸。這些峰335a和谷335b表示功率節(jié)省，在于它們有助于圖表330的總負載電流。隨著電路100’中的VDD被設置到I伏，可在0.5GHz和4.0GHz之間的寬頻率范圍內獲得大約24%至大約25%的功率節(jié)省。
[0033]圖6顯示根據(jù)本發(fā)明各方面的用于單端時鐘分布的電路100”的示圖。在實施例中，電路100”包括時鐘驅動器105、負載電容115、包括電感器205和傳輸門210的傳輸路徑200、反相器215和XOR邏輯220，所有這些都可類似于關于圖4所述的相同編號的元件。電路100”涉及單端時鐘分布而不是差分時鐘，因此不包括與時鐘驅動器105異相的第二時鐘驅動器。此外，代替具有與第二時鐘驅動器相關聯(lián)的第二負載電容，電路100”包括為負載電容115暫時存儲和再循環(huán)能量的虛設負載電容400。在實施例中，虛設負載電容400包括被構造和布置以提供類似于負載電容115的電容的一個或多個器件。
[0034]在操作中，電路100”基于時鐘驅動器105的信號生成脈沖控制信號Cs,例如以和關于圖4的電路100’所述方式類似的方式?？刂菩盘朇s的脈沖閉合傳輸門210，這允許從負載電容115到虛設負載電容400的功率傳輸，反之亦然。由電路100”提供的功率節(jié)省通常對虛設負載電容400的大小不敏感，并且使用電路100”可獲得大約18%的功率降低。
[0035]本文所述的發(fā)明的實施方式由此能夠提供信號驅動電路，該信號驅動電路包括:輸入信號；具有電容性負載的輸出信號；f禹合到輸入信號和輸出信號之間以在多個電壓狀態(tài)(例如兩個電壓狀態(tài))之間驅動電容性負載(例如負載電容)的緩沖器電路；虛設電容性負載(例如負載電容)；用于臨時存儲來自第一電容性負載的能量的電感器；以及用于控制電感器和電容性負載之間的能量流動的控制電路。虛設電容性負載可鏡像該電容性負載?？刂齐娐房砂ㄅc電感器和脈沖生成電路串聯(lián)的開關。脈沖生成電路可被配置為在輸出信號的每個變化處創(chuàng)建脈沖。脈沖生成電路可包括延遲和異或(XOR)邏輯。脈沖生成電路的脈沖可具有比輸出信號的周期小得多的持續(xù)時間?？刂齐娐房砂ㄅc電感器串聯(lián)的開關和二極管。輸出信號可以是差分的，而虛設負載可由第二電容性負載來代替，該第二電容性負載由來自第一電容性負載的輸出信號的相反相位驅動。
[0036]本文所述的本發(fā)明的實施方式還可用于提供用于優(yōu)化信號驅動電路中的功率的方法，該方法包括以下步驟:最初將緩沖器定尺寸為創(chuàng)建最低限度地可接受的信號特性，例如負載處的轉換速率和振幅；添加包括開關、開關控制電路以及到信號驅動電路的小值電感器的諧振結構；設置開關尺寸為緩沖器尺寸的倍數(shù)(例如2);調節(jié)開關控制電路的特性(例如脈沖寬度)以給出最小功率電平；調節(jié)電感器的電感以給出進一步的最小功率電平；以及調節(jié)開關的尺寸以進一步降低功率電平。該方法可包括重復調節(jié)，直到達到最小功率電平。[0037]圖7是在半導體設計、制造和/或測試中使用的設計過程的流程圖7顯示了例如在半導體IC邏輯設計、仿真、測試、布圖和制造中使用的示例性設計流程900的方塊圖。設計流程900包括用于處理設計結構或器件以產(chǎn)生上述以及圖2-4，圖6中顯示的設計結構和/或器件的邏輯上或其他功能上等效表示的過程、機器和/或機制。由設計流程900處理和/或產(chǎn)生的設計結構可以在機器可讀傳輸或存儲介質上被編碼以包括數(shù)據(jù)和/或指令，數(shù)據(jù)和/或指令在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或以其他方式處理時，產(chǎn)生硬件組件、電路、器件或系統(tǒng)的邏輯上、結構上、機械上或其他功能上的等效表示。機器包括但不限于用于IC設計過程(例如設計、制造或仿真電路、組件、器件或系統(tǒng))的任何機器。例如，機器可以包括:用于產(chǎn)生掩模的光刻機、機器和/或設備(例如電子束直寫儀)、用于仿真設計結構的計算機或設備、用于制造或測試過程的任何裝置，或用于將設計結構的功能上的等效表示編程到任何介質中的任何機器(例如，用于對可編程門陣列進行編程的機器)。
[0038]設計流程900可隨被設計的表示類型而不同。例如，用于構建專用IC (ASIC)的設計流程900可能不同于用于設計標準組件的設計流程900，或不同于用于將設計實例化至Ij可編程陣列(例如，由Altera? inc.或Xilinx? inc.提供的可編程門陣列(PGA)或現(xiàn)場可編程門陣列(FPGA))中的設計流程900。
[0039]圖7顯示了多個此類設計結構，其中包括優(yōu)選地由設計過程910處理的輸入設計結構920。設計結構920可以是由設計過程910生成和處理以產(chǎn)生硬件器件的邏輯上等效的功能表示的邏輯仿真設計結構。設計結構920還可以或備選地包括數(shù)據(jù)和/或程序指令，數(shù)據(jù)和/或程序指令由設計過程910處理時，生成硬件器件的物理結構的功能表示。無論表示功能和/或結構設計特性，均可以使用例如由核心開發(fā)人員/設計人員實施的電子計算機輔助設計(ECAD)生成設計結構920。當編碼在機器可讀數(shù)據(jù)傳輸、門陣列或存儲介質上時，設計結構920可以由設計過程910內的或多個硬件和/或軟件模塊訪問和處理以仿真或以其他方式在功能上表示例如圖2-4，圖6中顯示的那些電子組件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。因此，設計結構920可以包括文件或其他數(shù)據(jù)結構，其中包括人類和/或機器可讀源代碼、編譯結構和計算機可執(zhí)行代碼結構，當文件或其他數(shù)據(jù)結構由設計或仿真數(shù)據(jù)處理系統(tǒng)處理時，在功能上仿真或以其他方式表示電路或其他級別的硬件邏輯設計。此類數(shù)據(jù)結構可以包括硬件描述語言(HDL)設計實體或遵循和/或兼容低級HDL設計語言(例如Verilog和VHDL)和/或高級設計語言(例如C或C++)的其他數(shù)據(jù)結構。
[0040]設計過程910優(yōu)選地采用和結合硬件和/或軟件模塊，模塊用于合成、轉換或以其他方式處理圖2-4，圖6中顯示的組件、電路、器件或邏輯結構的設計/仿真功能等價物以生成可以包含設計結構(例如設計結構920)的網(wǎng)表980。網(wǎng)表980例如可以包括編譯或以其他方式處理的數(shù)據(jù)結構，數(shù)據(jù)結構表示描述與集成電路設計中的其他元件和電路的連接的線纜、分離組件、邏輯門、控制電路、I/O設備、模型等的列表。網(wǎng)表980可以使用迭代過程合成，其中網(wǎng)表980被重新合成一次或多次，具體取決于器件的設計規(guī)范和參數(shù)。對于在此的其他設計結構類型，網(wǎng)表980可以記錄在機器可讀數(shù)據(jù)存儲介質上或編程到可編程門陣列中。介質可以是非易失性存儲介質，例如磁或光盤驅動器、可編程門陣列、壓縮閃存或其他閃存。此外或備選地，介質可以是可在其上經(jīng)由因特網(wǎng)或其他適合聯(lián)網(wǎng)手段傳輸和中間存儲數(shù)據(jù)分組的系統(tǒng)或高速緩沖存儲器、緩沖器空間或導電或光導器件和材料。
[0041]設計過程910可以包括用于處理包括網(wǎng)表980在內的各種輸入數(shù)據(jù)結構類型的硬件和軟件模塊。此類數(shù)據(jù)結構類型例如可以駐留在庫元件930內并包括一組常用元件、電路和器件，其中包括給定制造技術(例如，不同的技術節(jié)點，32納米、45納米、90納米等)的模型、布圖和符號表示。數(shù)據(jù)結構類型還可包括設計規(guī)范940、特征數(shù)據(jù)950、檢驗數(shù)據(jù)960、設計規(guī)則970和測試數(shù)據(jù)文件985，它們可以包括輸入測試模式、輸出測試結果和其他測試信息。設計過程910還可例如包括標準機械設計過程，例如用于諸如鑄造、成型和模壓成形等操作的應力分析、熱分析、機械事件仿真、過程仿真。機械設計領域的技術人員可以在不偏離本發(fā)明的范圍和精神的情況下理解在設計過程910中使用的可能機械設計工具和應用的范圍。設計過程910還可包括用于執(zhí)行諸如定時分析、檢驗、設計規(guī)則檢查、放置和路由操作之類的標準電路設計過程的模塊。
[0042]設計過程910采用和結合邏輯和物理設計工具(例如HDL編譯器)以及仿真建模工具以便與任何其他機械設計或數(shù)據(jù)(如果適用)一起處理設計結構920連同顯示的部分或全部支持數(shù)據(jù)結構，從而生成第二設計結構990。
[0043]設計結構990以用于機械設備和結構的數(shù)據(jù)交換的數(shù)據(jù)格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存儲或呈現(xiàn)此類機械設計結構的適合格式)駐留在存儲介質或可編程門陣列上。類似于設計結構920，設計結構990優(yōu)選地包括或多個文件、數(shù)據(jù)結構或其他計算機編碼的數(shù)據(jù)或指令，它們駐留在傳輸或數(shù)據(jù)存儲介質上，并且由ECAD系統(tǒng)處理時生成圖2-4，圖6中顯示的本發(fā)明的或多個實施例的邏輯上或以其他方式在功能上等效的形式。在實施例中，設計結構990可以包括在功能上仿真圖2-4，圖6中顯示的器件的編譯后的可執(zhí)行HDL仿真模型。
[0044]設計結構990還可以采用用于集成電路的布圖數(shù)據(jù)交換的數(shù)據(jù)格式和/或符號數(shù)據(jù)格式(例如以GDSII(GDS2)、GL1、0ASIS、圖文件或任何其他用于存儲此類設計數(shù)據(jù)結構的適合格式存儲的信息)。設計結構990可以包括信息，例如符號數(shù)據(jù)、圖文件、測試數(shù)據(jù)文件、設計內容文件、制造數(shù)據(jù)、布圖參數(shù)、線纜、金屬級別、通孔、形狀、用于在整個生產(chǎn)線中路由的數(shù)據(jù)，以及制造商或其他設計人員/開發(fā)人員制造上述以及圖2-4，圖6中顯示的器件或結構所需的任何其他數(shù)據(jù)。設計結構990然后可以繼續(xù)到階段995，例如，在階段995，設計結構990:繼續(xù)到流片(tape-out),被發(fā)布到制造公司、被發(fā)布到掩模室(mask house)、被發(fā)送到其他設計室，被發(fā)回給客戶等。
[0045]上述方法用于集成電路芯片制造。制造者可以以原始晶片形式(即，作為具有多個未封裝芯片的單晶片)、作為裸小片或以封裝的形式分發(fā)所得到的集成電路芯片。在后者的情況中，以單芯片封裝(例如，引線固定到母板的塑料載體或其他更高級別的載體)或多芯片封裝(例如，具有或兩個表面互連或掩埋互連的陶瓷載體)來安裝芯片。在任何情況下，芯片然后都作為(a)中間產(chǎn)品(如母板)或(b)最終產(chǎn)品的一部分與其他芯片、分離電路元件和/或其他信號處理裝置集成。最終產(chǎn)品可以是任何包括集成電路芯片的產(chǎn)品，范圍從玩具和其他低端應用到具有顯示器、鍵盤或其他輸入設備及中央處理器的高級計算機產(chǎn)品。
[0046]出于示例目的給出了對本發(fā)明的各種實施例的描述，但描述并非旨在是窮舉的或限于所公開的各實施例。在不偏離所描述的實施例的范圍和精神的情況下，對于本領域的技術人員而言，許多修改和變化都將是顯而易見的。在此使用的術語的選擇是為了最佳地解釋各實施例的原理、實際應用或對市場中存在的技術的技術改進，或者使本領域的其他技術人員能夠理解在此公開的各實施例。
【權利要求】
1.一種用于在時鐘分布網(wǎng)絡中再循環(huán)能量的電路，包括: 與時鐘信號相關聯(lián)并具有連接到第一負載電容的輸出的時鐘驅動器； 與所述第一負載電容并聯(lián)連接的第二負載電容；以及 包括在所述第一負載電容和第二負載電容之間串聯(lián)連接的電感器和傳輸門的功率傳輸電路，其中所述功率傳輸電路基于所述時鐘信號控制在所述第一負載電容和第二負載電容之間的能量流動。
2.如權利要求1的電路，其中所述傳輸門由源自所述時鐘信號的控制信號斷開和閉合。
3.如權利要求2的電路，其中所述控制信號的脈沖寬度對應于所述時鐘信號的上升時間和下降時間。
4.如權利要求2的電路，其中所述控制信號的脈沖寬度跨工藝變化跟蹤所述時鐘信號的上升時間和下降時間。
5.如權利要求2的電路，還包括XOR邏輯元件，并且其中: 所述時鐘信號是所述XOR邏輯元件的第一輸入； 由一系列緩沖器延遲后的時鐘信號是所述XOR邏輯元件的第二輸入；以及 所述XOR邏輯元件的輸出是所述控制信號。
6.如權利要求2的電路，其中: 所述傳輸門包括晶體管；以及 所述控制信號被提供到所述晶體管的柵極。
7.如權利要求1的電路，其中: 當所述時鐘信號在第一狀態(tài)時，所述功率傳輸電路允許從所述第一負載電容到第二負載電容的能量放電；并且 當所述時鐘信號在不同于所述第一狀態(tài)的第二狀態(tài)時，所述功率傳輸電路允許從所述第二負載電容到第一負載電容的能量放電。
8.如權利要求1的電路，其中所述第一負載電容包括由所述時鐘驅動器驅動的多個器件。
9.如權利要求8的電路，其中所述多個器件是所述時鐘分布網(wǎng)絡中的時鐘器件。
10.如權利要求1的電路，其中所述第二負載電容是虛設負載電容。
11.如權利要求1的電路，還包括第二時鐘驅動器，其中: 所述時鐘驅動器包括第一時鐘驅動器； 所述第一負載電容包括由所述第一時鐘驅動器驅動的多個器件；以及 所述第二負載電容包括由所述第二時鐘驅動器驅動的多個器件。
12.如權利要求11的電路,其中: 所述時鐘信號是第一時鐘信號；以及 所述第二時鐘驅動器與相對于所述第一時鐘信號異相的第二時鐘信號相關聯(lián)。
13.如權利要求11的電路,其中所述功率傳輸電路包括: 在所述第一負載電容和第二負載電容之間的第一路徑中串聯(lián)連接的電感器、傳輸門和二極管；以及 在所述第一負載電容和第二負載電容之間的第二路徑中串聯(lián)連接的另一電感器、另一傳輸門和另一二極管。
14.如權利要求1的電路，其中所述功率傳輸電路在所述第一負載電容和第二負載電容之間再循環(huán)能量。
15.一種用于在時鐘分布網(wǎng)絡中再循環(huán)能量的電路，包括: 與第一時鐘信號相關聯(lián)的第一時鐘驅動器； 與第二時鐘信號相關聯(lián)的第二時鐘驅動器； 包括由所述第一時鐘驅動器驅動的第一元件的第一負載電容； 包括由所述第二時鐘驅動器驅動的第二元件的第二負載電容；以及功率傳輸電路，當所述第一時鐘信號在第一狀態(tài)時，所述功率傳輸電路從所述第一負載電容到第二負載電容傳輸能量，當所述第一時鐘信號在第二狀態(tài)時，所述功率傳輸電路從所述第二負載電容到第一負載電容傳輸能量。
16.如權利要求15的電路,其中所述功率傳輸電路包括在所述第一負載電容和第二負載電容之間串聯(lián)連接的電感器和傳輸門。
17.如權利要求16的電路，還包括基于所述第一時鐘信號生成控制信號的脈沖生成電路，其中所述控制信號斷開和閉合所述傳輸門。
18.如權利要求15的電路，其中所述功率傳輸電路包括: 在所述第一負載電容和第二負載電容之間的第一路徑中串聯(lián)連接的電感器、傳輸門和二極管；以及 在所述第一負載電容和第二負載電容之間的第二路徑中串聯(lián)連接的第二電感器、第二傳輸門和第二二極管。
19.如權利要求18的電路，其中所述第一二極管和第二二極管允許在所述第一負載電容和第二負載電容之間以相反方向的能量傳輸。
20.一種在時鐘分布網(wǎng)絡中再循環(huán)能量的方法，包括: 提供時鐘信號到時鐘分布網(wǎng)絡；以及 基于所述時鐘信號的狀態(tài)，控制所述時鐘分布網(wǎng)絡中的第一負載電容和所述時鐘分布網(wǎng)絡中的第二負載電容之間的能量傳輸。
21.如權利要求20的方法，其中所述控制包括: 當所述時鐘信號在第一狀態(tài)時，從所述第一負載電容到第二負載電容傳輸能量；以及當所述時鐘信號在不同于所述第一狀態(tài)的第二狀態(tài)時，從所述第二負載電容到第一負載電容傳輸能量。
22.如權利要求21的方法，其中控制包括: 基于所述時鐘信號，生成控制信號；以及 基于所述控制信號，斷開和閉合傳輸門。
23.如權利要求22的方法， 其中: 所述傳輸門與電感器串聯(lián)連接在所述第一負載電容和第二負載電容之間；以及所述控制信號包括在所述時鐘信號的上升沿處的第一脈沖和在所述時鐘信號的下降沿處的第二脈沖。
24.如權利要求21的方法，其中所述控制包括: 當所述時鐘信號在第一狀態(tài)時，閉合第一傳輸路徑中的第一傳輸門并斷開所述第二傳輸路徑中的第二傳輸門；以及 當所述時鐘信號在第二狀態(tài)時，斷開所述第一傳輸路徑中的第一傳輸門并閉合所述第二傳輸路徑中的第二傳輸門。
25.如權利要求24的方法，其中: 所述第一傳輸路徑包括在所述第一負載電容和第二負載電容之間串聯(lián)連接的第一傳輸門、第一二極管和第一電感器；以及 所述第二傳輸路徑包括在所述第一負載電容和第二負載電容之間串聯(lián)連接的第二傳輸門、第二 二極管和第二電感器。
【文檔編號】G06F17/50GK103914584SQ201410002162
【公開日】2014年7月9日 申請日期:2014年1月3日 優(yōu)先權日:2013年1月3日
【發(fā)明者】A·R·伯納可, 鄧京東, 金禎榮 申請人:國際商業(yè)機器公司