一種基于dsp和cpld開發(fā)的多路arinc429數據收發(fā)電路結構的制作方法
【專利摘要】本發(fā)明公開了一種基于DSP和CPLD開發(fā)的多路ARINC429數據收發(fā)電路結構，包括DSP電路、多組ARINC429總線收發(fā)芯片電路、由CPLD編程實現的輔助控制電路，其中ARINC429總線收發(fā)芯片的數據端與DSP連接，控制端與CPLD連接，DSP電路向由CPLD芯片編程實現的寄存器電路發(fā)送控制指令來實現對多組ARINC429總線收發(fā)芯片的控制，并通過在DSP芯片中的軟件編程實現ARINC429數據的接收解碼和發(fā)送編碼。本發(fā)明可以將多路ARINC429數據通過DSP芯片數據總線實時讀取和發(fā)送，避免數據沖突、丟失和誤碼，實現對數據的高速處理。
【專利說明】—種基于DSP和CPLD開發(fā)的多路ARINC429數據收發(fā)電路
結構
【技術領域】
[0001]本發(fā)明涉及ARINC429數據收發(fā)電路的【技術領域】，具體涉及一種基于DSP和CPLD開發(fā)的多路ARINC429數據收發(fā)電路結構。
【背景技術】
[0002]目前，公知的基于DSP和FPGA的ARINC429數據收發(fā)電路由DSP電路、FPGA電路和ARINC429總線收發(fā)芯片電路構成，進行多路數據接收時，多采用FPGA算法例化的辦法，雖然該設計具有多通道的收發(fā)能力，但是多路通道同一時刻接收ARINC429數據容易出現數據沖突、丟失和誤碼。而公知的基于DSP和CPLD的多路ARINC429接收電路占用DSP的過多外部中斷，使得DSP在電路功能上極為受限，并且當多路數據同一時刻收發(fā)時容易出現通訊沖突，使得在DSP處理數據過程中，容易出現多路ARINC429數據的接收丟失。

【發(fā)明內容】

[0003]本發(fā)明旨在克服現有技術中的不足，提供一種基于DSP和CPLD開發(fā)的多路ARINC429數據收發(fā)電路結構，該數據收發(fā)電路結構不僅能應用DSP芯片的數據總線直接讀寫多組ARINC429總線收發(fā)芯片的數據端，利用CPLD (復雜可編程邏輯器件)編程實現的寄存器電路控制時序及邏輯關系，并且整合了多組ARINC429總線收發(fā)芯片的多個外部中斷信號，大大節(jié)省了對DSP外部中斷資源的使用，有效避免了數據沖突、丟失和誤碼。
[0004 ]本發(fā)明解決上述技術問題所采用的技術方案是:一種基于DSP和CPLD開發(fā)的多路ARINC429數據收發(fā)電路結構，包括DSP電路，多組ARINC429總線收發(fā)芯片電路，還包括由CPLD芯片編程實現的寄存器電路；
[0005]所述DSP電路的數據總線XDO~XD15通過電平匹配電路與所述多組ARINC429總線收發(fā)芯片電路的數據總線BDOO~BD15連接，所述DSP電路的控制指令端D429_A0~D429_A7、控制指令完成激勵端D429_ARDY、數據發(fā)送狀態(tài)端D429_TX/R、數據發(fā)送使能端D429_ENTX、綜合接收中斷端口 D429_RINT、接收通道編碼地址端D429_RINTA0~D429_RINTA3與所述由CPLD芯片編程實現的寄存器電路的控制指令端D429_A0~D429_A7、控制指令完成激勵端D429_ARDY、數據發(fā)送狀態(tài)端D429_TX/R、數據發(fā)送使能端D429_ENTX、綜合接收中斷端口 D429_RINT、接收通道編碼地址端D429_RINTA0~D429_RINTA3對應連接，所述多組ARINC429總線收發(fā)芯片電路包括4組，能夠同時接收8路ARINC429數據，發(fā)送4路
ARINC429數據，其中的第I組收發(fā)電路的數據接收器I接收中斷端口 、數據接收器2接收中斷端口 ?ΤΜ、接收數據高/低16位讀取選擇端SEL、數據接收器I使能端百MT、數據接收器2使能端互Κβ—、發(fā)送數據低16位寫入選擇端PUT、發(fā)送數據高16位寫入選擇端,PO'數據發(fā)送狀態(tài)端TX/R、數據發(fā)送使能端ΕΝΤΧ、芯片配置使能端通過電平匹配電路與所述由CPLD芯片編程實現的寄存器電路的第I組收發(fā)電路的數據接收器I接收中斷端口 C429A_RDY1、第I組收發(fā)電路的數據接收器2接收中斷端口 C429A_RDY2、第I組收發(fā)電路的接收數據高/低16位讀取選擇端C429A_SEL、第I組收發(fā)電路的數據接收器I使能端C429A_EN1、第I組收發(fā)電路的數據接收器2使能端C429A_EN2、第I組收發(fā)電路的發(fā)送數據低16位寫入選擇端C429A_PL1、第I組收發(fā)電路的發(fā)送數據高16位寫入選擇端C429A_PL2、第I組收發(fā)電路的數據發(fā)送狀態(tài)端C429A_TX/R、第I組收發(fā)電路的數據發(fā)送使能端C429A_ENTX、第I組收發(fā)電路的芯片配置使能端C429A_CWSTR對應連接，第2組收發(fā)電
【權利要求】
1.一種基于DSP和CPLD開發(fā)的多路ARINC429數據收發(fā)電路結構，包括DSP電路(1)，多組ARINC429總線收發(fā)芯片電路(2)，其特征在于還包括由CPLD芯片編程實現的寄存器電路(3)； 所述DSP電路(I)的數據總線XDO~XD15通過電平匹配電路與所述多組ARINC429總線收發(fā)芯片電路(2)的數據總線BDOO~BD15連接，所述DSP電路(I)的控制指令端D429_AO~D429_A7、控制指令完成激勵端D429_ARDY、數據發(fā)送狀態(tài)端D429_TX/R、數據發(fā)送使能端D429_ENTX、綜合接收中斷端口 D429_RINT、接收通道編碼地址端D429_RINTA0~D429_RINTA3與所述由CPLD芯片編程實現的寄存器電路(3)的控制指令端D429_A0~D429_A7、控制指令完成激勵端D429_ARDY、數據發(fā)送狀態(tài)端D429_TX/R、數據發(fā)送使能端D429_ENTX、綜合接收中斷端口 D429_RINT、接收通道編碼地址端D429_RINTA0~D429_RINTA3對應連接，所述多組ARINC429總線收發(fā)芯片電路(2)包括4組，能夠同時接收8路ARINC429數據，發(fā)送4路ARINC429數據，其中的第I組收發(fā)電路的數據接收器I接收中斷端口 ?ΜΤ、數據接收器2接收中斷端口?/R^、接收數據高/低16位讀取選擇端SEL、數據接收器I使能端胃、數據接收器2使能端."Em犮送數據低16位寫入選擇端,"m:丁、發(fā)送數據高16位寫入選擇端ΡΟ、數據發(fā)送狀態(tài)端TX/R、數據發(fā)送使能端ENTX、芯片配置使能端通過電平匹配電路與所述由CPLD芯片編程實現的寄存器電路(3)的第I組收發(fā)電路的數據接收器I接收中斷端口 C429A_RDY1、第I組收發(fā)電路的數據接收器2接收中斷端口 C429A_RDY2、第I組收發(fā)電路的接收數據高/低16位讀取選擇端C429A_SEL、第I組收發(fā)電路的數據接收器I使能端C429A_EN1、第I組收發(fā)電路的數據接收器2使能端C429A_EN2、第I組收發(fā)電路的發(fā)送數據低16位寫入選擇端C429A_PL1、第I組收發(fā)電路的發(fā)送數據高16位寫入選擇端C429A_PL2、第I組收發(fā)電路的數據發(fā)送狀態(tài)端C429A_TX/R、第I組收發(fā)電路的數據發(fā)送使能端C429A_ENTX、第I組收發(fā)電路的芯片配置使能端C429A_CWSTR對應連接，第2組收發(fā)電路的?/RT、D/R2, SEL、ENT, EN2、PLI', "FtY、tx/r、entx、UW§TR.端通過電平匹配電路與所述由CPLD芯片編程實現的寄存器電路(3)的第2組收發(fā)電路的數據接收器I接收中斷端口 C429B_RDY1、第2組收發(fā)電路的數據接收器2接收中斷端口 C429B_RDY2、第2組收發(fā)電路的接收數據高/低16位讀取選擇C429B_SEL、第2組收發(fā)電路的數據接收器I使能端C429B_EN1、第2組收發(fā)電路的數據接收器2使能端C429B_EN2、第2組收發(fā)電路的發(fā)送數據低16位寫入選擇端C429B_PL1、第2組收發(fā)電路的發(fā)送數據高16位寫入選擇端C429B_PL2、第2組收發(fā)電路的數據發(fā)送狀態(tài)端C429B_TX/R、第2組收發(fā)電路的數據發(fā)送使能端C429B_ENTX、第2組收發(fā)電路的芯片配置使能端C429B_CWSTR對應連接，第3組收發(fā)電路的?ΤΙ^Τ、D/R2,SEL、EN1、ENPU", PL2", tx/r、entx、CWST戾端通過電平匹配電路與所述由CPLD芯片編程實現的寄存器電路(3)的第3組收發(fā)電路的數據接收器I接收中斷端口 C429C_RDY1、第3組收發(fā)電路的數據接收器2接收中斷端口 C429C_RDY2、第3組收發(fā)電路的接收數據高/低16位讀取選擇端C429C_SEL、第3組收發(fā)電路的數據接收器I使能端C429C_EN1、第3組收發(fā)電路的數據接收器2使能端C429C_EN2、第3組收發(fā)電路的發(fā)送數據低16位寫入選擇端C429C_PL1、第3組收發(fā)電路的發(fā)送數據高16位寫入選擇端C429C_PL2、第3組收發(fā)電路的數據發(fā)送狀態(tài)端C429C_TX/R、第3組收發(fā)電路的數據發(fā)送使能端C429C_ENTX、第3組收發(fā)電路的芯片配置使能端C429C_CWSTR對應連接，第4組收發(fā)電路的
2.根據權利要求1所述的一種基于DSP和CPLD開發(fā)的多路ARINC429數據收發(fā)電路結構，其特征是:所述DSP電路(I)采用的芯片是TMS320F28335。
3.根據權利要求1所述的一種基于DSP和CPLD開發(fā)的多路ARINC429數據收發(fā)電路結構，其特征是:所述CPLD芯片編程實現的寄存器電路(3)采用的芯片是EPM570。
4.根據權利要求1所述的一種基于DSP和CPLD開發(fā)的多路ARINC429數據收發(fā)電路結構，其特征是:所述ARINC429總線收發(fā)芯片電路(2)采用的芯片是HS3282和HS3182。
【文檔編號】G06F13/40GK103823785SQ201410113491
【公開日】2014年5月28日 申請日期:2014年3月25日 優(yōu)先權日:2014年3月25日
【發(fā)明者】王瑋, 陳剛, 李鵬, 丁振興 申請人:北京航空航天大學