基于行地址處理器的圖形處理系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種基于行地址處理器的圖形處理系統(tǒng)，主要由處理單元，以及與該處理單元相連接的圖像傳感器組成，其特征在于，還設(shè)有與處理單元相連接的行地址處理器，該行地址處理器由微處理器MCU，與該微處理器MCU的P10管腳相連接的行地址寄存器陣列，串接在微處理器MCU的VDD管腳與GND管腳之間的電池BT，與電池BT相并聯(lián)的電容C12，以及基極經(jīng)電阻R13后與微處理器MCU的P33管腳相連接、集電極經(jīng)電感L后與電池BT的正極相連接、而發(fā)射極接地的三極管Q2組成。本發(fā)明的整體結(jié)構(gòu)非常簡單，其處理速度較快，處理1028*1028像素的圖片僅需0.5s，為傳統(tǒng)處理速度的10倍以上。
【專利說明】[0001] 基于行地址處理器的圖形處理系統(tǒng)

【技術(shù)領(lǐng)域】
[0002] 本發(fā)明屬于圖像處理【技術(shù)領(lǐng)域】，具體是指基于行地址處理器的圖形處理系統(tǒng)。

【背景技術(shù)】
[0003] 目前，以掃描儀為代表的圖像識(shí)別產(chǎn)品層出不窮，其極大的豐富了人們的生活。但 是，目前這些圖像識(shí)別產(chǎn)品的圖像識(shí)別能力具有一定的局限性，即其圖像識(shí)別速度和精度 仍然不高，加之在識(shí)別過程中會(huì)出現(xiàn)圖像或紙張與掃描傳感器不嚴(yán)密貼合的情況，因此會(huì) 導(dǎo)致出現(xiàn)失真區(qū)域，不能真實(shí)的反映出實(shí)際效果。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的在于克服目前圖像識(shí)別系統(tǒng)所存在的識(shí)別速度和精度不高，以及會(huì) 出現(xiàn)失真區(qū)域的缺陷，提供基于行地址處理器的圖形處理系統(tǒng)。
[0005] 本發(fā)明的目的通過下述技術(shù)方案實(shí)現(xiàn)：基于行地址處理器的圖形處理系統(tǒng)，主要 由處理單元，以及與該處理單元相連接的圖像傳感器組成，同時(shí)，還設(shè)有與處理單元相連接 的行地址處理器，該行地址處理器由微處理器MCU，與該微處理器MCU的P10管腳相連接的 行地址寄存器陣列，串接在微處理器MCU的VDD管腳與GND管腳之間的電池 BT，與電池 BT 相并聯(lián)的電容C12,以及基極經(jīng)電阻R13后與微處理器MCU的P33管腳相連接、集電極經(jīng)電 感L后與電池 BT的正極相連接、而發(fā)射極接地的三極管Q2組成。
[0006] 所述的處理單元由驅(qū)動(dòng)電路，以及與驅(qū)動(dòng)電路相連接的處理電路構(gòu)成；所述驅(qū)動(dòng) 電路由高速驅(qū)動(dòng)芯片K，三極管Q1，一端與高速驅(qū)動(dòng)芯片K的FX管腳相連接、另一端與三極 管Q1的基極相連接的電阻R10, 一端與高速驅(qū)動(dòng)芯片K的F1管腳相連接、另一端經(jīng)電容C10 后與高速驅(qū)動(dòng)芯片K的FC管腳相連接的電阻R11，以及一端與三極管Q1的發(fā)射極相連接、 另一端經(jīng)極性電容C11后與高速驅(qū)動(dòng)芯片K的BE管腳相連接的電阻R12組成；所述三極管 Q1的集電極接地，且所述圖像傳感器直接與高速驅(qū)動(dòng)芯片K的F2管腳相連接，而高速驅(qū)動(dòng) 芯片K的BN端則與微處理器MCU的BM端相連接。
[0007] 所述的處理電路由驅(qū)動(dòng)芯片U，P極與驅(qū)動(dòng)芯片U的SW管腳相連接、N極經(jīng)極性電 容C1后接地的二極管D1，一端與二極管D1的N極相連接、另一端經(jīng)電阻R2后接地的電阻 R1，一端與驅(qū)動(dòng)芯片U的C0MP管腳相連接、另一端接地的電容C2, 一端與驅(qū)動(dòng)芯片U的C0MP 管腳相連接、另一端經(jīng)電容C3后接地的電阻R3, 一端與驅(qū)動(dòng)芯片U的VIN管腳相連接、另 一端接地的電容C5和極性電容C6, 一端與驅(qū)動(dòng)芯片U的VIN管腳相連接、另一端經(jīng)電阻R5 后接地的電阻R4,與電阻R5相并聯(lián)的電容C7,以及一端與驅(qū)動(dòng)芯片U的SS管腳相連接、另 一端接地的電容C4組成；所述電阻R1和電阻R2的連接點(diǎn)還與驅(qū)動(dòng)芯片U的FB管腳相連 接；所述驅(qū)動(dòng)芯片U的MIN管腳與高速驅(qū)動(dòng)芯片K的Ml管腳相連接，驅(qū)動(dòng)芯片U的M0UT管 腳與高速驅(qū)動(dòng)芯片K的M2管腳相連接。
[0008] 為確保使用效果，所述的驅(qū)動(dòng)芯片U為LT1942型集成芯片，所述高速驅(qū)動(dòng)芯片K 為EMD2050型集成芯片，而所述的行地址寄存器陣列則為由數(shù)量為一個(gè)以上的地址寄存器 順序排列而成的陣列。
[0009] 本發(fā)明與現(xiàn)有技術(shù)相比，具有如下優(yōu)點(diǎn)和有益效果： (1)本發(fā)明的整體結(jié)構(gòu)非常簡單，其處理速度較快，處理1028*1028像素的圖片僅需 0. 5s，為傳統(tǒng)處理速度的10倍以上。
[0010] (2)本發(fā)明集成了 LT1941型集成芯片、EMD2050高速集成芯片，因此能極大的提高 單位時(shí)間的圖像幀處理效率，從而提高識(shí)別效率。
[0011] (3)本發(fā)明開創(chuàng)性的采用了行地址處理器來作為數(shù)據(jù)處理的核心，能逐行對(duì)圖像 進(jìn)行行地址掃描和排列，從而極大的提供掃描精度。

【專利附圖】

【附圖說明】
[0012] 圖1為本發(fā)明的整體結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0013] 下面結(jié)合實(shí)施例及附圖，對(duì)本發(fā)明作進(jìn)一步地詳細(xì)說明，但本發(fā)明的實(shí)施方式不 限于此。
[0014] 如圖1所示，本實(shí)施例的基于行地址處理器的圖形處理系統(tǒng)，主要由處理單元，與 該處理單元相連接的圖像傳感器，以及與處理單元相連接的行地址處理器組成。其中，行地 址處理器為本發(fā)明的核心點(diǎn)，其由微處理器MCU，與該微處理器MCU的P10管腳相連接的行 地址寄存器陣列，串接在微處理器MCU的VDD管腳與GND管腳之間的電池 BT，與電池 BT相 并聯(lián)的電容C12,以及基極經(jīng)電阻R13后與微處理器MCU的P33管腳相連接、集電極經(jīng)電感 L后與電池 BT的正極相連接、而發(fā)射極接地的三極管Q2組成。
[0015] 所述處理單元由驅(qū)動(dòng)電路，以及與驅(qū)動(dòng)電路相連接的處理電路構(gòu)成。如圖1所示， 該驅(qū)動(dòng)電路由高速驅(qū)動(dòng)芯片K，三極管Q1，電阻R10、電阻R11、電阻R12、電容C10及極性電 容C11組成。連接時(shí)，電阻R10的一端與高速驅(qū)動(dòng)芯片K的FX管腳相連接、另一端與三極 管Q1的基極相連接；電阻R11的一端與高速驅(qū)動(dòng)芯片K的F1管腳相連接、另一端經(jīng)電容 C10后與高速驅(qū)動(dòng)芯片K的FC管腳相連接；電阻R12的一端與三極管Q1的發(fā)射極相連接、 另一端經(jīng)極性電容C11后與高速驅(qū)動(dòng)芯片K的BE管腳相連接。
[0016] 同時(shí)，所述三極管Q1的集電極接地，且圖像傳感器直接與高速驅(qū)動(dòng)芯片K的F2管 腳相連接，而高速驅(qū)動(dòng)芯片K的BN端則與微處理器MCU的BM端相連接。
[0017] 所述的處理電路由驅(qū)動(dòng)芯片U、極性電容C1、二極管D1、電阻R1、電阻R2、電容C2、 電阻R3、電容C3、電容C4、電阻R4、電容C7、極性電容C6、電容C5及電阻R5。連接時(shí)，二極 管D1的P極與驅(qū)動(dòng)芯片U的SW管腳相連接、N極經(jīng)極性電容C1后接地；電阻R1的一端與 二極管D1的N極相連接、另一端經(jīng)電阻R2后接地；電容C2的一端與驅(qū)動(dòng)芯片U的C0MP管 腳相連接、另一端接地；電阻R3的一端與驅(qū)動(dòng)芯片U的C0MP管腳相連接、另一端經(jīng)電容C3 后接地；極性電容C6的一端與驅(qū)動(dòng)芯片U的VIN管腳相連接、另一端接地，同時(shí)，電容C5的 一端與驅(qū)動(dòng)芯片U的VIN管腳相連接、另一端接地。
[0018] 電阻R4的一端與驅(qū)動(dòng)芯片U的C0MP管腳相連接，其另一端經(jīng)電阻R5后接地，電 容C7則與電阻R5相并聯(lián)；電容C4的一端與驅(qū)動(dòng)芯片U的SS管腳相連接、另一端接地。同 時(shí)，電阻R1和電阻R2的連接點(diǎn)還與驅(qū)動(dòng)芯片U的FB管腳相連接。
[0019] 為確保使用效果，本實(shí)施例中的驅(qū)動(dòng)芯片U優(yōu)先采用LT1942型集成芯片來實(shí)現(xiàn)， 而高速驅(qū)動(dòng)芯片K則采用EMD2050型集成芯片來實(shí)現(xiàn)。
[0020] 如上所述，便可較好的實(shí)現(xiàn)本發(fā)明。
【權(quán)利要求】
1. 基于行地址處理器的圖形處理系統(tǒng)，主要由處理單元，以及與該處理單元相連接的 圖像傳感器組成，其特征在于，還設(shè)有與處理單元相連接的行地址處理器，該行地址處理器 由微處理器MCU，與該微處理器MCU的P10管腳相連接的行地址寄存器陣列，串接在微處理 器MCU的VDD管腳與GND管腳之間的電池 BT，與電池 BT相并聯(lián)的電容C12,以及基極經(jīng)電 阻R13后與微處理器MCU的P33管腳相連接、集電極經(jīng)電感L后與電池 BT的正極相連接、 而發(fā)射極接地的三極管Q2組成。
2. 根據(jù)權(quán)利要求1所述的基于行地址處理器的圖形處理系統(tǒng)，其特征在于，所述的處 理單元由驅(qū)動(dòng)電路，以及與驅(qū)動(dòng)電路相連接的處理電路構(gòu)成；所述驅(qū)動(dòng)電路由高速驅(qū)動(dòng)芯 片K，三極管Q1，一端與高速驅(qū)動(dòng)芯片K的FX管腳相連接、另一端與三極管Q1的基極相連 接的電阻R10, 一端與高速驅(qū)動(dòng)芯片K的F1管腳相連接、另一端經(jīng)電容CIO后與高速驅(qū)動(dòng)芯 片K的FC管腳相連接的電阻R11，以及一端與三極管Q1的發(fā)射極相連接、另一端經(jīng)極性電 容C11后與高速驅(qū)動(dòng)芯片K的BE管腳相連接的電阻R12組成；所述三極管Q1的集電極接 地，且所述圖像傳感器直接與高速驅(qū)動(dòng)芯片K的F2管腳相連接，而高速驅(qū)動(dòng)芯片K的BN端 則與微處理器MCU的BM端相連接。
3. 根據(jù)權(quán)利要求2所述的基于行地址處理器的圖形處理系統(tǒng)，其特征在于，所述的處 理電路由驅(qū)動(dòng)芯片U，P極與驅(qū)動(dòng)芯片U的SW管腳相連接、N極經(jīng)極性電容C1后接地的二 極管D1，一端與二極管D1的N極相連接、另一端經(jīng)電阻R2后接地的電阻R1，一端與驅(qū)動(dòng)芯 片U的COMP管腳相連接、另一端接地的電容C2, 一端與驅(qū)動(dòng)芯片U的COMP管腳相連接、另 一端經(jīng)電容C3后接地的電阻R3, 一端與驅(qū)動(dòng)芯片U的VIN管腳相連接、另一端接地的電容 C5和極性電容C6, 一端與驅(qū)動(dòng)芯片U的VIN管腳相連接、另一端經(jīng)電阻R5后接地的電阻 R4,與電阻R5相并聯(lián)的電容C7,以及一端與驅(qū)動(dòng)芯片U的SS管腳相連接、另一端接地的電 容C4組成；所述電阻R1和電阻R2的連接點(diǎn)還與驅(qū)動(dòng)芯片U的FB管腳相連接；所述驅(qū)動(dòng)芯 片U的MIN管腳與高速驅(qū)動(dòng)芯片K的Ml管腳相連接，驅(qū)動(dòng)芯片U的M0UT管腳與高速驅(qū)動(dòng) 芯片K的M2管腳相連接。
4. 根據(jù)權(quán)利要求3所述的基于行地址處理器的圖形處理系統(tǒng)，其特征在于，所述的驅(qū) 動(dòng)芯片U為LT1942型集成芯片。
5. 根據(jù)權(quán)利要求2?4任一項(xiàng)所述的基于行地址處理器的圖形處理系統(tǒng)，其特征在于， 所述高速驅(qū)動(dòng)芯片K為EMD2050型集成芯片。
6. 根據(jù)權(quán)利要求5所述的基于行地址處理器的圖形處理系統(tǒng)，其特征在于，所述的行 地址寄存器陣列為由數(shù)量為一個(gè)以上的地址寄存器順序排列而成的陣列。
【文檔編號(hào)】G06F12/08GK104102593SQ201410313814
【公開日】2014年10月15日 申請(qǐng)日期:2014年7月3日 優(yōu)先權(quán)日:2014年7月3日
【發(fā)明者】劉霖, 邱會(huì)中 申請(qǐng)人:寧波摩米創(chuàng)新工場(chǎng)電子科技有限公司