電子裝置制造方法
【專利摘要】本發(fā)明涉及一種電子裝置。即便從飛越拓?fù)涞闹鞑季€分支出的分支路徑的長(zhǎng)度很長(zhǎng)時(shí)，也能減輕分支布線中不期望的信號(hào)反射效果。在上面設(shè)置有與時(shí)鐘信號(hào)同步操作的多個(gè)第一半導(dǎo)體組件和用于控制第一半導(dǎo)體組件的第二半導(dǎo)體組件的安裝基板上，作為將第二半導(dǎo)體組件與第一半導(dǎo)體組件電連接的信號(hào)路徑，設(shè)置有多個(gè)主布線和在各個(gè)主布線的多個(gè)分支點(diǎn)處分支出的分支布線。在從與第一半導(dǎo)體組件不相重疊并且位于遠(yuǎn)離第一半導(dǎo)體組件的位置的分支點(diǎn)到達(dá)對(duì)應(yīng)的第一半導(dǎo)體組件的分支布線的中途，串聯(lián)連接有芯片電阻器。
【專利說(shuō)明】電子裝置
[0001]相關(guān)申請(qǐng)的交叉應(yīng)用
[0002]包括說(shuō)明書(shū)、附圖和摘要的于2013年8月9日提交的日本專利申請(qǐng)N0.2013-166537的公開(kāi)通過(guò)引用被整體包含在此。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及以飛越模式(fly-by mode)將一個(gè)半導(dǎo)體組件與多個(gè)其它半導(dǎo)體組件連接的安裝技術(shù)，并且例如，涉及在應(yīng)用于被稱為母板、系統(tǒng)板等的電子裝置時(shí)有效的技術(shù)，在該技術(shù)中，在安裝基板上方，以飛越模式將多個(gè)DDR3-SDRAM(雙倍數(shù)據(jù)速率3-SDRAM)安裝在微計(jì)算機(jī)上。

【背景技術(shù)】
[0004]存在下面的文獻(xiàn)的示例，這些文獻(xiàn)描述與電子裝置中的存儲(chǔ)器訪問(wèn)關(guān)聯(lián)的命令/地址、控制系統(tǒng)等的信號(hào)的質(zhì)量改進(jìn)，所述電子裝置具有諸如是半導(dǎo)體組件的微計(jì)算機(jī)和諸如是半導(dǎo)體組件的多個(gè)存儲(chǔ)器裝置的控制裝置。
[0005]日本專利特開(kāi)N0.2006-237385描述了當(dāng)微計(jì)算機(jī)和多個(gè)存儲(chǔ)器裝置被安裝在安裝基板上時(shí)使得數(shù)據(jù)系統(tǒng)布線比命令/地址系統(tǒng)布線短。通過(guò)使用存儲(chǔ)器裝置之間的空余空間放置數(shù)據(jù)系統(tǒng)布線。命令/地址系統(tǒng)布線繞過(guò)安裝基板的側(cè)面。由此，可以減小數(shù)據(jù)和數(shù)據(jù)選通系統(tǒng)的布線阻抗并且實(shí)現(xiàn)縮短布線。
[0006]日本專利特開(kāi)N0.2009-223854描述了容易對(duì)準(zhǔn)在微計(jì)算機(jī)控制多個(gè)DDR-SDRAM的情況下并且當(dāng)為了減少時(shí)鐘布線使DDR-SDRAM共用時(shí)鐘布線時(shí)由于信號(hào)負(fù)載的差異而導(dǎo)致命令/地址信號(hào)和時(shí)鐘信號(hào)之間的相位差的措施。這里，可以在時(shí)鐘信號(hào)的周期起始相位之前輸出命令/地址信號(hào)。
[0007]日本專利特開(kāi)N0.2012-8920描述了針對(duì)以下情況的措施:其中安裝多個(gè)DIMM(雙列直插式存儲(chǔ)器模塊)的系統(tǒng)板安裝具有T結(jié)結(jié)構(gòu)和飛越結(jié)構(gòu)作為DIMM中的布線結(jié)構(gòu)并且不能只通過(guò)時(shí)序控制(諸如，存儲(chǔ)器控制器進(jìn)行的調(diào)平控制)來(lái)處理結(jié)構(gòu)之間的差異。這里，電容元件被插入從諸如使能信號(hào)的控制系統(tǒng)信號(hào)的傳播路徑分支出的路徑中，對(duì)控制系統(tǒng)信號(hào)執(zhí)行調(diào)平控制并且控制系統(tǒng)信號(hào)達(dá)到地平面。電容元件用作控制系統(tǒng)信號(hào)的諧波分量的短路路徑，并且因此電容元件可以增強(qiáng)控制系統(tǒng)信號(hào)的信號(hào)質(zhì)量。


【發(fā)明內(nèi)容】

[0008]本申請(qǐng)的發(fā)明人已經(jīng)研究出一種模塊產(chǎn)品(電子裝置)，在其上混合和安裝有存儲(chǔ)器裝置(包括存儲(chǔ)器芯片的半導(dǎo)體組件)和用于控制該存儲(chǔ)器裝置(包括控制以上存儲(chǔ)器芯片的控制芯片的半導(dǎo)體器件)的控制裝置。
[0009]現(xiàn)有的存儲(chǔ)器裝置(或安裝在存儲(chǔ)器裝置上的存儲(chǔ)器芯片)具有每裝置(每單元)例如512Mb (兆位)的小(低)存儲(chǔ)容量(集成度)。因此，在將模塊產(chǎn)品的存儲(chǔ)容量增大至(例如)16Gb (十億位)的情況下，需要使用(安裝)32個(gè)512Mb的存儲(chǔ)器裝置(或32個(gè)包括512Mb的一個(gè)存儲(chǔ)器芯片的存儲(chǔ)器裝置)。
[0010]這里，如果大量的上述存儲(chǔ)器裝置直接安裝在模塊產(chǎn)品的母板上，則母板的尺寸增大并且難以實(shí)現(xiàn)模塊產(chǎn)品的尺寸減小。
[0011]因此，如圖11中所示，在日本專利特開(kāi)N0.2012-8920中，制備了一種所謂的DMM，在該DIMM中，多個(gè)存儲(chǔ)器裝置安裝在與模塊產(chǎn)品的母板不同的插入物(布線基板)上并且采用其中DIMM的插入物被插入(連接到)設(shè)置在母板上的連接器的模塊產(chǎn)品。
[0012]然而，近年來(lái)，每個(gè)存儲(chǔ)器裝置(存儲(chǔ)器芯片)的存儲(chǔ)容量已經(jīng)增加。因此，當(dāng)制造與之前容量(例如，16Gb)相同容量的模塊產(chǎn)品時(shí)，可以減少要使用的存儲(chǔ)器裝置的數(shù)量。
[0013]此外，近年來(lái)，需要降低電子裝置的成本。
[0014]因此，本發(fā)明的發(fā)明人已經(jīng)研究了以下情況:在不使用插入物的情況下，將多個(gè)存儲(chǔ)器裝置直接安裝在上面安裝有控制裝置的安裝基板上并且已經(jīng)發(fā)現(xiàn)下述的問(wèn)題。
[0015]首先，在其上混合和安裝以高速操作的存儲(chǔ)器裝置和控制存儲(chǔ)器裝置的控制裝置的模塊產(chǎn)品中，與當(dāng)采用T結(jié)結(jié)構(gòu)的布線拓?fù)鋾r(shí)相比，當(dāng)采用飛越結(jié)構(gòu)的布線拓?fù)鋾r(shí)，進(jìn)一步減小布線負(fù)載并且進(jìn)一步抑制信號(hào)波形質(zhì)量的劣化。此外，飛越結(jié)構(gòu)的布線拓?fù)湓趯?shí)現(xiàn)高速操作方面是優(yōu)選的。
[0016]然而，當(dāng)高速操縱的存儲(chǔ)器裝置中的每個(gè)和控制存儲(chǔ)器裝置中的每個(gè)的控制裝置以飛越連接模式(飛越拓?fù)?連接時(shí)，已知的是，信號(hào)波形如圖21中所示地分布。
[0017]同時(shí)，這樣的原因是因?yàn)?，從主布線分支并且將控制裝置與存儲(chǔ)器裝置電連接的分支布線的長(zhǎng)度變長(zhǎng)并且分支布線中不期望的信號(hào)反射效果不能被忽略。
[0018]根據(jù)本說(shuō)明書(shū)的描述和附圖，本發(fā)明的以上和其它問(wèn)題和新特征將變得清楚。
[0019]解決問(wèn)題的手段
[0020]下面簡(jiǎn)要說(shuō)明本申請(qǐng)中公開(kāi)的實(shí)施例之中的典型實(shí)施例的概況。
[0021]在上面有與時(shí)鐘信號(hào)同步操作的多個(gè)第一半導(dǎo)體組件和控制第一半導(dǎo)體組件的第二半導(dǎo)體組件的安裝基板上，設(shè)置有多個(gè)主布線和在各個(gè)主布線的多個(gè)分支點(diǎn)處分支出的分支布線，來(lái)作為將第二半導(dǎo)體組件與第一半導(dǎo)體組件電連接的信號(hào)路徑。芯片電阻器被串聯(lián)連接在從沒(méi)有與第一半導(dǎo)體組件重疊并且位于遠(yuǎn)離第一半導(dǎo)體組件的分支點(diǎn)到達(dá)對(duì)應(yīng)的第一半導(dǎo)體組件的分支布線的中途。
[0022]本發(fā)明的效果
[0023]下面簡(jiǎn)要說(shuō)明通過(guò)本申請(qǐng)中公開(kāi)的實(shí)施例之中的典型實(shí)施例獲得的效果。
[0024]S卩，通過(guò)飛越拓?fù)洳迦胫鞑季€的分支布線中的芯片電阻器可以減輕分支布線中不期望的信號(hào)反射效果，即使從主布線分支出的路徑的長(zhǎng)度長(zhǎng)。

【專利附圖】

【附圖說(shuō)明】
[0025]圖1是示出作為電子裝置示例的通過(guò)其看到布線的上表面的說(shuō)明性示圖；
[0026]圖2是示出作為電子裝置示例的通過(guò)其看到布線的下表面的說(shuō)明性示圖；
[0027]圖3是示出通過(guò)上表面看不到布線時(shí)的上表面的說(shuō)明性示圖；
[0028]圖4是示出通過(guò)下表面看不到布線時(shí)的下表面的說(shuō)明性示圖；
[0029]圖5是示出安裝基板的垂直截面結(jié)構(gòu)的示意性截面圖；
[0030]圖6是示意性示出電子裝置中的命令/地址信號(hào)路徑CAL的一位信號(hào)路徑的垂直截面結(jié)構(gòu)的截面圖；
[0031]圖7是示出具有分支點(diǎn)PSBcaf的命令/地址信號(hào)路徑的飛越拓?fù)涞募?xì)節(jié)的說(shuō)明性示圖；
[0032]圖8是示出時(shí)鐘信號(hào)路徑的飛越拓?fù)涞募?xì)節(jié)的說(shuō)明性示圖；
[0033]圖9是示出第一列(rank)控制信號(hào)路徑的飛越拓?fù)涞募?xì)節(jié)的說(shuō)明性示圖；
[0034]圖10是示出數(shù)據(jù)系統(tǒng)信號(hào)路徑的T結(jié)拓?fù)涞募?xì)節(jié)的說(shuō)明性示圖；
[0035]圖11是示出形成在安裝基板3的前表面上的半導(dǎo)體組件的安裝區(qū)域的說(shuō)明性示圖；
[0036]圖12是示出形成在安裝基板3的后表面上的半導(dǎo)體組件的安裝區(qū)域的說(shuō)明性示圖；
[0037]圖13是示出在存儲(chǔ)器裝置的安裝區(qū)域附近的圖11中的部分A的細(xì)節(jié)的說(shuō)明性示圖；
[0038]圖14是示出控制裝置的外部端子的布置狀態(tài)的平面圖；
[0039]圖15是示出作為控制裝置的截面結(jié)構(gòu)細(xì)節(jié)的圖14中的Ι-Γ截面的截面圖；
[0040]圖16是示出控制裝置的組裝過(guò)程中的基體材料制備過(guò)程的組裝狀態(tài)的截面圖；
[0041]圖17是示出芯片安裝(裸片鍵合)過(guò)程中的基體材料制備過(guò)程的組裝狀態(tài)的截面圖；
[0042]圖18是示出引線鍵合過(guò)程中的基體材料制備過(guò)程的組裝狀態(tài)的截面圖；
[0043]圖19是示出成型過(guò)程中的基體材料制備過(guò)程的組裝狀態(tài)的截面圖；
[0044]圖20是示出焊球安裝過(guò)程中的基體材料制備過(guò)程的組裝狀態(tài)的截面圖；
[0045]圖21是示出當(dāng)分支布線變得不利地長(zhǎng)時(shí)的命令/地址信號(hào)波形的波形圖。

【具體實(shí)施方式】
[0046]1.實(shí)施例的概述
[0047]首先，將描述本申請(qǐng)中公開(kāi)的實(shí)施例的概述。在實(shí)施例的概述中的以圓括號(hào)引用的附圖中的附圖標(biāo)記只示出通過(guò)附圖標(biāo)記表示的組件的概念中包括的組件。
[0048][I]通過(guò)飛越拓?fù)鋵⑿酒娮杵鞑迦胫鞑季€的分支布線中
[0049]電子裝置⑴包括安裝基板(3)、第一半導(dǎo)體組件(11)、第二半導(dǎo)體組件(17)和第三半導(dǎo)體組件(2)。第一半導(dǎo)體組件具有與時(shí)鐘信號(hào)同步操作的第一半導(dǎo)體芯片(11_CHP)，并且被安裝在安裝基板的第一半導(dǎo)體組件安裝區(qū)域(21)上。第二半導(dǎo)體組件具有與時(shí)鐘信號(hào)同步操作的第二半導(dǎo)體芯片并且被安裝在安裝基板的第二半導(dǎo)體組件安裝區(qū)域(27)上，其靠近第一半導(dǎo)體組件安裝區(qū)域。第三半導(dǎo)體組件具有控制第一半導(dǎo)體芯片和第二半導(dǎo)體芯片的第三半導(dǎo)體芯片(2_CHP)并且被安裝在安裝基板的第三半導(dǎo)體組件安裝區(qū)域(20)上，其靠近第一半導(dǎo)體組件安裝區(qū)域和第二半導(dǎo)體組件安裝區(qū)域。第三半導(dǎo)體組件通過(guò)設(shè)置在安裝基板上的主布線(CALmn)以及第一分支布線(CALsb_l)和第二分支布線(CALsb_7)分別地電連接到第一半導(dǎo)體組件和第二半導(dǎo)體組件，該第一分支布線(CALsb_l)是在主布線的第一分支點(diǎn)(PSBcaf_l)處從主布線分支出的，第二分支布線(CALsb_7)是在主布線的第二分支點(diǎn)(PSBcaf_4)處從主布線分支出的。第一分支點(diǎn)和第二分支點(diǎn)分別布置在第一半導(dǎo)體組件安裝區(qū)域和第二半導(dǎo)體組件安裝區(qū)域的外部。第一芯片電阻器(RS_CA)和第二芯片電阻器(RS_CA)分別串聯(lián)連接到第一分支布線和第二分支布線。
[0050]因此，通過(guò)飛越拓?fù)渑c主布線的第一分支布線和第二分支布線中的每個(gè)串聯(lián)連接的芯片電阻器可以減輕分支布線中不期望的信號(hào)反射效果，即使從主布線分支出的路徑的長(zhǎng)度長(zhǎng)。因此，當(dāng)嘗試通過(guò)用飛越拓?fù)鋵⒌谝话雽?dǎo)體器件和第二半導(dǎo)體器件直接安裝在上面安裝有第三半導(dǎo)體器件的安裝基板上來(lái)實(shí)現(xiàn)從第三半導(dǎo)體器件到第一半導(dǎo)體器件和第二半導(dǎo)體器件的高速訪問(wèn)時(shí)，可以抑制由于飛越拓?fù)鋵?dǎo)致的接口信號(hào)的波形質(zhì)量劣化。
[0051][2]存儲(chǔ)器裝置、控制裝置
[0052]在部分[I]中描述的電子裝置中，第一半導(dǎo)體組件和第二半導(dǎo)體組件是與時(shí)鐘信號(hào)同步操作的第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置，并且第三半導(dǎo)體器件是控制第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置的控制裝置。
[0053]據(jù)此，當(dāng)嘗試通過(guò)飛越拓?fù)鋵⒌谝淮鎯?chǔ)器裝置和第二存儲(chǔ)器裝置直接安裝在上面安裝有控制裝置的安裝基板上來(lái)實(shí)現(xiàn)從控制裝置到第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置的高速訪問(wèn)時(shí)，可以抑制由于飛越拓?fù)鋵?dǎo)致的接口信號(hào)的波形質(zhì)量劣化。例如，如果第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置是按照J(rèn)EDEC(美國(guó)電子器件工程聯(lián)合委員會(huì))標(biāo)準(zhǔn)的半導(dǎo)體存儲(chǔ)裝置(諸如，DDR3-SRRAM)，則存儲(chǔ)器裝置的命令/地址端子聚集在裝置一側(cè)，因此，可以認(rèn)為，與命令/地址端子連接的命令/地址信號(hào)分支布線的所有分支點(diǎn)常常不能被布置成在命令/地址端子附近與存儲(chǔ)器裝置重疊。此外，定義命令/地址信號(hào)的周期的時(shí)鐘信號(hào)和用于存儲(chǔ)器裝置的激活控制的控制系統(tǒng)信號(hào)被設(shè)置為與命令/地址信號(hào)的所有位的效用相關(guān)的信號(hào)，因此認(rèn)為在飛越拓?fù)渲?，考慮盡可能多地縮短對(duì)應(yīng)于這種信號(hào)的分支布線是有效的。從這個(gè)意義上來(lái)看，優(yōu)選地，允許對(duì)應(yīng)于命令/地址信號(hào)的信號(hào)分支布線中的全部或部分長(zhǎng)并且通過(guò)芯片電阻器解決由此造成的缺點(diǎn)，以便可靠地增強(qiáng)對(duì)存儲(chǔ)器裝置的高速訪問(wèn)性能。
[0054][3]命令/地址主布線、命令/地址分支布線
[0055]在部分[2]中描述的電子裝置中，主布線是命令/地址信號(hào)主布線并且分支布線是命令/地址信號(hào)分支布線。
[0056]據(jù)此，即使命令/地址信號(hào)分支布線相對(duì)于命令/地址信號(hào)的布線路徑是長(zhǎng)的時(shí)，也可以減輕命令/地址信號(hào)的布線路徑中的命令/地址信號(hào)的反射效果，因此，可以抑制命令/地址信號(hào)的波形劣化。
[0057][4]以飛越模式連接存儲(chǔ)器裝置的時(shí)鐘信號(hào)布線
[0058]在部分[3]中描述的電子裝置中，通過(guò)設(shè)置在安裝基板上的時(shí)鐘信號(hào)主布線(CKLmn)和在時(shí)鐘信號(hào)主布線的第一分支點(diǎn)(PSBck_l)和第二分支點(diǎn)(PSBck_4)處分別從時(shí)鐘信號(hào)主布線分支出的時(shí)鐘信號(hào)分支布線(CKLsb_l，CKLsb_7)從控制裝置向第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置供應(yīng)時(shí)鐘信號(hào)。
[0059]據(jù)此，只要時(shí)鐘信號(hào)的布線路徑中的時(shí)鐘信號(hào)分支布線沒(méi)有變長(zhǎng)，布線路徑中的信號(hào)反射效果就是可忽略的水平，因此不必插入芯片電阻器。相反地，當(dāng)以與命令/地址信號(hào)相同的方式，時(shí)鐘信號(hào)主布線的第一分支點(diǎn)和第二分支點(diǎn)位于沒(méi)有重疊半導(dǎo)體存儲(chǔ)器裝置的區(qū)域中時(shí)，芯片電阻器可以被插入連接到分支點(diǎn)的時(shí)鐘信號(hào)分支布線的中途是足夠的。
[0060][5]與時(shí)鐘信號(hào)的周期同步的命令/地址信號(hào)的輸出
[0061]在部分[4]中描述的電子裝置中，在將時(shí)鐘信號(hào)輸出到時(shí)鐘信號(hào)主布線的各個(gè)周期內(nèi)，控制裝置向命令/地址信號(hào)主布線輸出命令/地址信號(hào)。
[0062]據(jù)此，抑制命令/地址信號(hào)的波形質(zhì)量的劣化，因此，不需要將命令/地址信號(hào)的確定周期延長(zhǎng)至?xí)r鐘信號(hào)的多個(gè)周期，這適合于對(duì)存儲(chǔ)器裝置的高速訪問(wèn)。
[0063][6]以飛越模式連接存儲(chǔ)器裝置的控制信號(hào)布線
[0064]在部分[4]中描述的電子裝置中，經(jīng)由設(shè)置在安裝基板上的控制信號(hào)主布線(CNTLmn)和在控制信號(hào)主布線的第一分支點(diǎn)(PSBcnt_l)和第二分支點(diǎn)(PSBcnt_4)處分別從控制信號(hào)主布線分支出的控制信號(hào)分支布線(CNTLsb_l，CNTLsb_7)從控制裝置向第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置供應(yīng)時(shí)鐘信號(hào)。
[0065]據(jù)此，只要控制信號(hào)的布線路徑中的控制信號(hào)分支布線沒(méi)有變長(zhǎng)，布線路徑中的信號(hào)反射效果就是可忽略的水平，因此不必插入芯片電阻器。相反地，當(dāng)以與命令/地址信號(hào)相同的方式，控制信號(hào)主布線的第一分支點(diǎn)和第二分支點(diǎn)位于沒(méi)有重疊半導(dǎo)體存儲(chǔ)器裝置的區(qū)域中時(shí)，芯片電阻器可以被插入連接到分支點(diǎn)的控制信號(hào)分支布線的中途是足夠的。
[0066][7]單獨(dú)連接存儲(chǔ)器裝置的數(shù)據(jù)系統(tǒng)布線
[0067]在部分[5]中描述的電子裝置中，安裝基板包括將控制裝置連接到第一存儲(chǔ)器裝置的第一數(shù)據(jù)系統(tǒng)布線(DTLmn，DTLsb_l)和將控制裝置連接到第二存儲(chǔ)器裝置的第二數(shù)據(jù)系統(tǒng)布線。控制裝置執(zhí)行通過(guò)控制信號(hào)激活的第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置之間的數(shù)據(jù)輸入或輸出。
[0068]據(jù)此，以與第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置不同的相位輸入命令/地址信號(hào)和時(shí)鐘信號(hào)。這是因?yàn)?，供?yīng)這些信號(hào)的路徑具有飛越拓?fù)?。?shù)據(jù)系統(tǒng)布線單獨(dú)連接到第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置中的每個(gè)，因此，在數(shù)據(jù)系統(tǒng)信號(hào)從控制裝置輸出到第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置的時(shí)序，形成命令/地址信號(hào)和時(shí)鐘信號(hào)中包括的相位差。對(duì)于其中第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置輸出讀取的數(shù)據(jù)的情況，同樣適用。因此，數(shù)據(jù)輸出時(shí)序根據(jù)相位差發(fā)生偏差，因此可以防止因輸出緩沖器的輸出操作造成的電源噪聲太大。
[0069][8]允許“控制裝置和第一級(jí)分支點(diǎn)之間的距離〈分支點(diǎn)之間的最大距離”
[0070]在部分[I]中描述的電子裝置中，從第一分支點(diǎn)(PSBcaf_l)到離第一分支點(diǎn)最遠(yuǎn)的第二分支點(diǎn)(PSBcaf_4)的布線長(zhǎng)度比從控制裝置到第一分支點(diǎn)的布線長(zhǎng)度長(zhǎng)。例如，當(dāng)使用多個(gè)DIMM時(shí)，以飛越模式主要連接將數(shù)據(jù)信號(hào)從控制裝置供應(yīng)到各個(gè)DIMM的布線。因此，為了確保信號(hào)質(zhì)量，必須盡可能多地縮短從連接到這條布線(主布線)的多個(gè)DIMM之中的最靠近控制裝置連接的DIMM的分支點(diǎn)到最遠(yuǎn)離控制裝置的DIMM的分支點(diǎn)的布線長(zhǎng)度。
[0071]相比于此，在本實(shí)施例中，多個(gè)存儲(chǔ)器裝置不是由DMM構(gòu)成的，而是被直接放置(安裝)在安裝基板上。另外，如上所述，控制裝置和第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置中的每個(gè)彼此單獨(dú)連接，該第二存儲(chǔ)器裝置安裝在與第一存儲(chǔ)器裝置的安裝表面相同的安裝表面上。因此，例如，當(dāng)參考命令/地址信號(hào)時(shí)，從第一分支點(diǎn)(PSBcaf_l)到離第一分支點(diǎn)最遠(yuǎn)的第二分支點(diǎn)(PSBcaf_4)的布線長(zhǎng)度比從控制裝置到第一分支點(diǎn)的布線長(zhǎng)度長(zhǎng)。然而，如上所述，用于數(shù)據(jù)信號(hào)的布線單獨(dú)連接到各個(gè)存儲(chǔ)器裝置，因此數(shù)據(jù)信號(hào)對(duì)信號(hào)質(zhì)量的作用低。
[0072][9]通過(guò)飛越拓?fù)鋵⑿酒娮杵鞑迦胫鞑季€的分支布線中
[0073]電子裝置⑴包括安裝基板(3)、i X j (i是大于或等于2的整數(shù)，j是正整數(shù)，并且j〈 = i)個(gè)第一半導(dǎo)體組件(11至18)和第二半導(dǎo)體組件(2)。iX j個(gè)第一半導(dǎo)體組件中的每個(gè)具有與時(shí)鐘信號(hào)同步操作的第一半導(dǎo)體芯片(11_CHP，.)，并且被單獨(dú)安裝在安裝基板的iXj個(gè)裝置安裝區(qū)域(21至28)上。第二半導(dǎo)體組件包括控制iXj個(gè)第一半導(dǎo)體組件(存儲(chǔ)器裝置)的第二半導(dǎo)體芯片(2_CHP)并且被安裝在臨近安裝基板中的裝置安裝區(qū)域的區(qū)域上。安裝基板包括多個(gè)第一信號(hào)主布線(CALmn)和在第一信號(hào)主布線(命令/地址信號(hào)布線)中的每個(gè)的i個(gè)分支點(diǎn)(PSBcaf_l、2、3和4)處分支出的第一信號(hào)分支布線(CALsb_l、3、5和7、CALsb_2、4、6和8)，作為將第二半導(dǎo)體組件與iX j個(gè)第一半導(dǎo)體組件電連接的多個(gè)第一信號(hào)路徑。i個(gè)分支點(diǎn)中的全部或部分布置在安裝基板中的裝置安裝區(qū)域外部。芯片電阻器(RS_CA)串聯(lián)連接在從分支點(diǎn)中的全部或部分分支出的第一信號(hào)分支布線的中途。
[0074]據(jù)此，與從飛越拓?fù)涞牡谝恍盘?hào)主布線分支出的第一信號(hào)分支布線中的全部或部分中的每個(gè)串聯(lián)連接的芯片電阻器可以減輕第一信號(hào)分支布線中不期望的信號(hào)反射效果，即使從第一信號(hào)主布線分支出的路徑的長(zhǎng)度長(zhǎng)。因此，當(dāng)嘗試通過(guò)飛越拓?fù)鋵⒌谝话雽?dǎo)體器件直接安裝在上面安裝有第二半導(dǎo)體器件的安裝基板上來(lái)實(shí)現(xiàn)從第二半導(dǎo)體器件到第一半導(dǎo)體器件的高速訪問(wèn)時(shí)，可以抑制由于飛越拓?fù)鋵?dǎo)致的接口信號(hào)的波形質(zhì)量劣化。
[0075][10]存儲(chǔ)器裝置、控制裝置
[0076]在部分[9]中描述的電子裝置中，第一半導(dǎo)體組件是與時(shí)鐘信號(hào)同步操作的存儲(chǔ)器裝置。第二半導(dǎo)體組件是可以控制存儲(chǔ)器裝置的控制裝置。
[0077]據(jù)此，當(dāng)嘗試通過(guò)飛越拓?fù)鋵 X j個(gè)存儲(chǔ)器裝置直接安裝在上面安裝有控制裝置的安裝基板上來(lái)實(shí)現(xiàn)從控制裝置到iX j個(gè)存儲(chǔ)器裝置的高速訪問(wèn)時(shí)，可以抑制由于飛越拓?fù)鋵?dǎo)致的接口信號(hào)的波形質(zhì)量劣化。如果iX j個(gè)存儲(chǔ)器裝置是根據(jù)JEDEC標(biāo)準(zhǔn)的半導(dǎo)體存儲(chǔ)器裝置(諸如，DDR3-SRRAM)，則存儲(chǔ)器裝置的命令/地址端子聚集在裝置一側(cè)，因此，可以認(rèn)為，與命令/地址端子連接的命令/地址信號(hào)分支布線的所有分支點(diǎn)常常不能被布置成在命令/地址端子附近與存儲(chǔ)器裝置重疊。此外，定義命令/地址信號(hào)的周期的時(shí)鐘信號(hào)和用于存儲(chǔ)器裝置的激活控制的控制系統(tǒng)信號(hào)被設(shè)置為與命令/地址信號(hào)的所有位的效用相關(guān)的信號(hào)，因此認(rèn)為在飛越拓?fù)渲?，考慮盡可能多地縮短對(duì)應(yīng)于這種信號(hào)的分支布線是有用的。從這個(gè)意義上來(lái)看，優(yōu)選地，允許對(duì)應(yīng)于命令/地址信號(hào)的信號(hào)分支布線中的全部或全部長(zhǎng)并且通過(guò)芯片電阻器解決由此造成的缺點(diǎn)，以可靠地增強(qiáng)對(duì)存儲(chǔ)器裝置的高速訪問(wèn)性能。
[0078][11]命令/地址主布線、命令/地址分支布線
[0079]在部分[10]中描述的電子裝置中，第一信號(hào)主布線是命令/地址信號(hào)主布線并且第一信號(hào)分支布線是命令/地址信號(hào)分支布線。
[0080]據(jù)此，即使命令/地址信號(hào)分支布線相對(duì)于命令/地址信號(hào)的布線路徑是長(zhǎng)的時(shí)，也可以減輕命令/地址信號(hào)的布線路徑中的命令/地址信號(hào)的反射效果，因此，可以抑制命令/地址信號(hào)的波形劣化。
[0081 ] [12]控制i X j個(gè)存儲(chǔ)器裝置作為j列的存儲(chǔ)器模塊
[0082]在部分[11]中描述的電子裝置中，控制裝置控制iXj個(gè)存儲(chǔ)器裝置作為以i個(gè)模塊為單元的j列的存儲(chǔ)器模塊。
[0083]據(jù)此，可以抑制甚至在飛越拓?fù)渲械慕涌谛盘?hào)的波形質(zhì)量的劣化，所述飛越拓?fù)淇梢钥刂苅X j個(gè)存儲(chǔ)器裝置作為以i個(gè)模塊為單元的j列的存儲(chǔ)器模塊。
[0084][13]以飛越模式連接存儲(chǔ)器裝置的時(shí)鐘信號(hào)布線
[0085]在部分[12]中描述的電子裝置中，安裝基板包括時(shí)鐘信號(hào)主布線(CALmn)和在時(shí)鐘信號(hào)主布線的i個(gè)分支點(diǎn)(PSBcaf_l、2、3和4)處分支出的時(shí)鐘信號(hào)分支布線(CKLsb_l、3、5和7、CKLsb_2、4、6和8)，作為將控制裝置與i X j個(gè)存儲(chǔ)器裝置電連接的多個(gè)第二信號(hào)路徑。
[0086]據(jù)此，只要時(shí)鐘信號(hào)的布線路徑中的時(shí)鐘信號(hào)分支布線沒(méi)有變長(zhǎng)，布線路徑中的信號(hào)反射效果就是可忽略的水平，因此不必插入芯片電阻器。相反地，當(dāng)以與命令/地址信號(hào)相同的方式，時(shí)鐘信號(hào)主布線的分支點(diǎn)位于沒(méi)有重疊半導(dǎo)體存儲(chǔ)器裝置的區(qū)域中時(shí)，芯片電阻器可以被插入連接到分支點(diǎn)的時(shí)鐘信號(hào)分支布線的中途是足夠的。
[0087][14]與時(shí)鐘信號(hào)的周期同步的命令/地址信號(hào)的輸出
[0088]在部分[13]中描述的電子裝置中，在將時(shí)鐘信號(hào)輸出到時(shí)鐘信號(hào)主布線的各個(gè)周期，控制裝置向命令/地址信號(hào)主布線輸出命令/地址信號(hào)。
[0089]據(jù)此，抑制命令/地址信號(hào)的波形質(zhì)量的劣化，因此，不需要將命令/地址信號(hào)的確定周期延伸到時(shí)鐘信號(hào)的多個(gè)周期，這適合對(duì)存儲(chǔ)器裝置的高速訪問(wèn)。
[0090][15]以飛越模式連接存儲(chǔ)器裝置的控制信號(hào)布線
[0091]在部分[13]中描述的電子裝置中，安裝基板包括用于屬于同一列的i個(gè)存儲(chǔ)器裝置的各個(gè)集合的、設(shè)置在安裝基板上的控制信號(hào)主布線(CNTLmn)和在控制信號(hào)主布線的i個(gè)控制信號(hào)分支點(diǎn)(PSBcnt_l、2、3和4)處分支出的控制信號(hào)分支布線(CNTLsb_l、3、5和7、CNTLsb_2、4、6和8)，作為將控制裝置與i X j個(gè)存儲(chǔ)器裝置電連接的多個(gè)第三信號(hào)路徑?？刂蒲b置將控制信號(hào)輸出到用于屬于同一列的i個(gè)存儲(chǔ)器裝置的各個(gè)集合的控制信號(hào)主布線。
[0092]據(jù)此，只要控制信號(hào)的布線路徑中的控制信號(hào)分支布線沒(méi)有變長(zhǎng)，布線路徑中的信號(hào)反射效果就是可忽略的水平，因此不必插入芯片電阻器。相反地，當(dāng)以與命令/地址信號(hào)相同的方式，控制信號(hào)主布線的分支點(diǎn)位于沒(méi)有重疊半導(dǎo)體存儲(chǔ)器裝置的區(qū)域中時(shí)，芯片電阻器可以被插入連接到分支點(diǎn)的時(shí)鐘信號(hào)分支布線的中途是足夠的。
[0093][16]單獨(dú)連接存儲(chǔ)器裝置的數(shù)據(jù)系統(tǒng)布線
[0094]在部分[15]中描述的電子裝置中，安裝基板包括數(shù)據(jù)系統(tǒng)信號(hào)主布線(DTLmn)和在數(shù)據(jù)系統(tǒng)信號(hào)分支點(diǎn)處從數(shù)據(jù)系統(tǒng)信號(hào)主布線分支出的j個(gè)數(shù)據(jù)系統(tǒng)信號(hào)分支布線(DTLsb_l, DTLsb_2)作為將控制裝置與i X j個(gè)存儲(chǔ)器裝置電連接的多個(gè)第四信號(hào)路徑，對(duì)于同一列中的各個(gè)存儲(chǔ)器裝置，數(shù)據(jù)系統(tǒng)信號(hào)主布線是單獨(dú)的，而對(duì)于j列之間的各個(gè)對(duì)應(yīng)存儲(chǔ)器裝置，數(shù)據(jù)系統(tǒng)信號(hào)主布線是公共設(shè)置的。控制裝置執(zhí)行在控制裝置和通過(guò)控制信號(hào)激活的列中的存儲(chǔ)器裝置之間的數(shù)據(jù)輸入或輸出。
[0095]據(jù)此，以與同一列中的多個(gè)存儲(chǔ)器裝置的不同的相位輸入命令/地址信號(hào)和時(shí)鐘信號(hào)。這是因?yàn)?，供?yīng)這些信號(hào)的路徑具有飛越拓?fù)?。?shù)據(jù)系統(tǒng)布線單獨(dú)連接到同一列中的存儲(chǔ)器裝置中的每個(gè)，因此，在數(shù)據(jù)系統(tǒng)信號(hào)從控制裝置輸出到同一列中的存儲(chǔ)器裝置的時(shí)序，形成命令/地址信號(hào)和時(shí)鐘信號(hào)中包括的相位差。對(duì)于其中同一列中的存儲(chǔ)器裝置輸出讀取的數(shù)據(jù)的情況，同樣適用。因此，數(shù)據(jù)輸出時(shí)序根據(jù)相位差發(fā)生偏差，因此可以防止由輸出緩沖器的輸出操作造成的電源噪聲太大。
[0096]2.實(shí)施例的細(xì)節(jié)
[0097]將更詳細(xì)地描述實(shí)施例。
[0098]電子裝置(電子設(shè)備、模塊產(chǎn)品)
[0099]舉例來(lái)說(shuō)，圖1是通過(guò)其看到布線的母板的上表面(前表面)的示圖，圖2是通過(guò)其看到布線的母板的下表面(后表面)的示圖，圖3是通過(guò)其看到布線的上表面的示圖，圖4是通過(guò)其看到布線的下表面的示圖。
[0100]圖1、圖2、圖3和圖4中示出的電子裝置I是被稱為控制板、母板等的裝置，它用在諸如打印機(jī)、圖像掃描儀或移動(dòng)信息終端裝置的電子設(shè)備中并且用于控制這些裝置的操作。在圖1、圖2、圖3和圖4中，通過(guò)在安裝基板3上安裝諸如芯片上系統(tǒng)微計(jì)算機(jī)的控制裝置(SOC) 2和“i(大于或等于2的整數(shù))Xj(正整數(shù)且j〈 = i)”個(gè)存儲(chǔ)器(例如，八個(gè)存儲(chǔ)器裝置(DRAM1至DRAM8)11至18)來(lái)形成電子裝置1，控制裝置2用于根據(jù)要受控制的裝置實(shí)現(xiàn)控制功能，所述存儲(chǔ)器裝置用作控制裝置2的工作區(qū)或數(shù)據(jù)的主存儲(chǔ)區(qū)。盡管隨后將描述細(xì)節(jié)，但j是列的數(shù)量并且i是在同一列中操作的存儲(chǔ)器裝置的數(shù)量。在以下的描述中，八個(gè)存儲(chǔ)器裝置(DRAM1至DRAM8)11至18作為兩列的存儲(chǔ)器模塊進(jìn)行操作。然而，不限于此。在本實(shí)施例中，存儲(chǔ)器裝置的數(shù)量是“i (大于或等于2的整數(shù))X j (正整數(shù)，j<=i且j = 2) ”。因此，存儲(chǔ)器裝置11、13、15和17與控制裝置2 —起被安裝在安裝基板3的上表面上并且形成一列，并且存儲(chǔ)器裝置12、14、16和18被安裝在安裝基板3的下表面上并且形成另一列。
[0101]盡管在圖中未示出，但理所當(dāng)然地，可以在安裝基板3上安裝其它半導(dǎo)體組件。
[0102]在控制裝置2中，盡管不受具體限制，但中央處理單元、存儲(chǔ)器控制器和其它外圍電路連接到內(nèi)部總線并且中央處理單元根據(jù)程序執(zhí)行命令，從而執(zhí)行裝置控制。盡管不受具體限制，但存儲(chǔ)器控制器具有用于DDR3-SDRAM和DDR2-SDRAM的存儲(chǔ)器接口控制功能。盡管不受具體限制，但這里，通過(guò)在存儲(chǔ)器裝置上安裝DDR3-SDRAM的半導(dǎo)體芯片構(gòu)成存儲(chǔ)器裝置11至18。當(dāng)中央處理單元要訪問(wèn)的目標(biāo)是存儲(chǔ)器裝置11至18時(shí)，存儲(chǔ)器控制器通過(guò)根據(jù)從內(nèi)部總線供應(yīng)的訪問(wèn)地址、在根據(jù)DDR3-SDRAM的規(guī)范訪問(wèn)存儲(chǔ)器裝置11至18所需的時(shí)序中產(chǎn)生接口信號(hào)來(lái)控制存儲(chǔ)器裝置11至18。
[0103]控制裝置2和存儲(chǔ)器裝置11至18通過(guò)由安裝基板3上的多層形成的布線等構(gòu)成的信號(hào)路徑連接。信號(hào)路徑具有時(shí)鐘信號(hào)路徑CKL，該時(shí)鐘信號(hào)路徑CKL將時(shí)鐘信號(hào)(CK)從控制裝置2供應(yīng)到存儲(chǔ)器裝置11至18。信號(hào)路徑具有命令/地址信號(hào)路徑CAL，該命令/地址信號(hào)路徑CAL將命令(CMD) /地址(ADR)信號(hào)從控制裝置2供應(yīng)到存儲(chǔ)器裝置11至18。該信號(hào)路徑具有數(shù)據(jù)系統(tǒng)信號(hào)路徑DTL，該數(shù)據(jù)系統(tǒng)信號(hào)路徑DTL在微計(jì)算機(jī)2和存儲(chǔ)器裝置11至18之間傳遞諸如數(shù)據(jù)信號(hào)(DQ)和數(shù)據(jù)選通信號(hào)(DQS)的數(shù)據(jù)系統(tǒng)信號(hào)。信號(hào)路徑具有控制信號(hào)路徑CNTL，用于將諸如芯片選擇信號(hào)(CS)、時(shí)鐘使能信號(hào)(CKE)、片內(nèi)端接信號(hào)(ODT)的控制信號(hào)從控制裝置2供應(yīng)到存儲(chǔ)器裝置11至18。
[0104]這里，地址信號(hào)(ADR)是用于指定要訪問(wèn)的存儲(chǔ)器單元的多位的信號(hào)。存儲(chǔ)體(bank)/地址信號(hào)是用于指定要訪問(wèn)的存儲(chǔ)器存儲(chǔ)體的地址信息。作為數(shù)據(jù)系統(tǒng)信號(hào)，數(shù)據(jù)信號(hào)(DQ)是要訪問(wèn)的數(shù)據(jù)。數(shù)據(jù)選通信號(hào)(DQS)是指示數(shù)據(jù)讀取操作(和數(shù)據(jù)寫(xiě)入操作)中的數(shù)據(jù)確定時(shí)序等的時(shí)序信號(hào)。數(shù)據(jù)系統(tǒng)信號(hào)還包括數(shù)據(jù)/掩碼信號(hào)(DM)，該數(shù)據(jù)/掩碼信號(hào)(DM)控制是否可以將數(shù)據(jù)寫(xiě)入裝置。時(shí)鐘信號(hào)(CK)是確定用作存儲(chǔ)器操作的參考的時(shí)序的信號(hào)，并且例如，是差分時(shí)鐘信號(hào)。命令(CMD)指示取決于諸如行地址選通信號(hào)(RAS)、列地址選通信號(hào)(CAS)和寫(xiě)使能信號(hào)的選通信號(hào)的電平的組合的命令。當(dāng)時(shí)鐘使能信號(hào)(CKE)有效時(shí)，激活時(shí)鐘信號(hào)(CK)，與時(shí)鐘信號(hào)(CK)的上升和下降時(shí)序同步地，DDR3-SDRAM可以從外部讀取/向外部寫(xiě)入數(shù)據(jù)。為時(shí)鐘信號(hào)(CK)的各個(gè)周期確定地址信號(hào)(ADR)。當(dāng)芯片選擇信號(hào)(CS)處于使能電平時(shí)，激活輸入到DDR3-SDRAM的命令，通過(guò)信號(hào)RAS、CAS和WE的電平的組合來(lái)指示命令(CMD)。這些命令包括作為行地址系統(tǒng)命令的激活命令(ACT)、作為列地址系統(tǒng)命令的讀命令(RD)和寫(xiě)命令(WR)等。激活命令是用于通過(guò)指示行地址激活行地址系統(tǒng)的命令。讀命令是使列系統(tǒng)在行地址系統(tǒng)激活之后通過(guò)指示列地址來(lái)執(zhí)行讀操作的命令。寫(xiě)命令是使列系統(tǒng)在行地址系統(tǒng)激活之后通過(guò)指示列地址來(lái)執(zhí)行寫(xiě)操作的命令。通過(guò)寫(xiě)命令和讀命令指示的列系統(tǒng)操作是突發(fā)訪問(wèn)操作，基于通過(guò)列地址指示的地址，順序地讀取或?qū)懭肱c突發(fā)的次數(shù)對(duì)應(yīng)的數(shù)據(jù)。DDR3-SRAM的突發(fā)的次數(shù)是基于8。直到列系統(tǒng)電路的操作達(dá)到通過(guò)寫(xiě)命令和讀命令所指示的列系統(tǒng)操作確定第一讀數(shù)據(jù)或者寫(xiě)數(shù)據(jù)首先變得能夠被輸入的預(yù)定狀態(tài)之前，才這樣。讀操作中的這種延遲時(shí)間被稱為讀延遲并且寫(xiě)操作中的這種延遲時(shí)間被稱為寫(xiě)延遲。讀延遲和寫(xiě)延遲被確定為電路構(gòu)造中的時(shí)鐘信號(hào)(CK)的多個(gè)周期的時(shí)間。片上端接信號(hào)(ODT)是指示布置在DDR3-SDRAM中包括的數(shù)據(jù)系統(tǒng)布線的端子處的端接寄存器是否激活的信號(hào)，并且只有對(duì)于諸如DQ和DQS的數(shù)據(jù)系統(tǒng)信號(hào)的片內(nèi)布線是激活的。
[0105]控制裝置2將八個(gè)存儲(chǔ)器裝置11至18劃分成安裝在安裝基板3的前表面上的存儲(chǔ)器裝置11、13、15和17的第一塊(第一列)和安裝在安裝基板3的后表面上的存儲(chǔ)器裝置12、14、16和18的第二塊(第二列)，并且以塊為單元執(zhí)行數(shù)據(jù)輸入/輸出。簡(jiǎn)言之，控制裝置2控制八個(gè)存儲(chǔ)器裝置11至18作為兩列(j = 2)的存儲(chǔ)器模塊。盡管不受具體限制，但存儲(chǔ)器裝置11至18中的每個(gè)以8位(I個(gè)字節(jié))為單元執(zhí)行數(shù)據(jù)的輸入/輸出并且控制裝置2假設(shè)四個(gè)存儲(chǔ)器裝置是一個(gè)單元(i = 4)并且針對(duì)各列以32位為單元執(zhí)行數(shù)據(jù)的輸入/輸出。
[0106]對(duì)于各列，通過(guò)數(shù)據(jù)系統(tǒng)信號(hào)路徑DTL在控制裝置2和八個(gè)存儲(chǔ)器裝置11至18之間的連接形式是單獨(dú)的連接。也就是說(shuō)，控制裝置2的存儲(chǔ)器數(shù)據(jù)端子的第一個(gè)字CTdwl是在中間分支點(diǎn)PSBd處形成T分支并且連接到存儲(chǔ)器裝置11和存儲(chǔ)器裝置12的對(duì)應(yīng)端子MTdl和MTd2。以相同的方式，控制裝置2的存儲(chǔ)器數(shù)據(jù)端子的第二個(gè)字CTdw2是在中間分支點(diǎn)PSBd處形成T分支并且連接到存儲(chǔ)器裝置13和存儲(chǔ)器裝置14的對(duì)應(yīng)端子MTd3和MTd4,控制裝置2的存儲(chǔ)器數(shù)據(jù)端子的第三個(gè)字CTdw3是在中間分支點(diǎn)PSBd處形成T分支并且連接到存儲(chǔ)器裝置15和存儲(chǔ)器裝置16的對(duì)應(yīng)端子MTd5和MTd6。類似地，控制裝置2的存儲(chǔ)器數(shù)據(jù)端子的第四個(gè)字CTdw4是在中間分支點(diǎn)PSBd處形成T分支并且連接到存儲(chǔ)器裝置17和存儲(chǔ)器裝置18的對(duì)應(yīng)端子MTd7和MTd8。
[0107]通過(guò)時(shí)鐘信號(hào)路徑CKL在控制裝置2和八個(gè)存儲(chǔ)器裝置11至18之間的連接形式是飛越拓?fù)?，在該飛越拓?fù)渲校瑑蓚€(gè)存儲(chǔ)器裝置的對(duì)應(yīng)端子公共連接到一個(gè)分支點(diǎn)PSBck。也就是說(shuō)，存儲(chǔ)器裝置11和12的時(shí)鐘輸入端子MTck連接到來(lái)自與控制裝置2的時(shí)鐘輸出端子CTck連接的時(shí)鐘信號(hào)路徑CKL的上游的第一分支點(diǎn)PSBck，存儲(chǔ)器裝置13和14的時(shí)鐘輸入端子MTck連接到下一個(gè)分支點(diǎn)PSBck，存儲(chǔ)器裝置15和16的時(shí)鐘輸入端子MTck連接到下一個(gè)分支點(diǎn)PSBck，存儲(chǔ)器裝置17和18的時(shí)鐘輸入端子MTck連接到最后一個(gè)分支點(diǎn) PSBck0
[0108]通過(guò)命令/地址信號(hào)路徑CAL在控制裝置2和八個(gè)存儲(chǔ)器裝置11至18之間的連接形式是飛越拓?fù)?，在該飛越拓?fù)渲校瑑蓚€(gè)存儲(chǔ)器裝置的對(duì)應(yīng)端子公共連接到一個(gè)分支點(diǎn)PSBcan或PSBcaf。也就是說(shuō)，存儲(chǔ)器裝置11和12的命令/地址輸入端子MTca連接到來(lái)自與控制裝置2的命令/地址輸出端子CTca連接的命令/地址信號(hào)路徑CAL的上游的分支點(diǎn)PSBcan或PSBcaf。存儲(chǔ)器裝置13和14的命令/地址輸入端子MTca連接到下一個(gè)分支點(diǎn)PSBcan或PSBcaf。存儲(chǔ)器裝置15和16的命令/地址輸入端子MTca連接到下一個(gè)分支點(diǎn)PSBcan或PSBcaf。存儲(chǔ)器裝置17和18的命令/地址輸入端子MTca連接到最后一個(gè)分支點(diǎn) PSBcan 或 PSBcaf。
[0109]通過(guò)時(shí)鐘信號(hào)路徑CNTL在控制裝置2和八個(gè)存儲(chǔ)器裝置11至18之間的連接形式是飛越拓?fù)?，在該飛越拓?fù)渲校瑢?duì)于各列，存儲(chǔ)器裝置的對(duì)應(yīng)端子是公共連接的。也就是說(shuō)，存儲(chǔ)器裝置11、13、15和17的控制信號(hào)輸入端子MTcnt順序連接到來(lái)自與用于控制裝置2的第一列的控制輸出端子CTcnt連接的控制信號(hào)路徑CNTL的上游的控制信號(hào)路徑CNTL的分支點(diǎn)PSBcnt。另一方面，存儲(chǔ)器裝置12、14、16和18的控制信號(hào)輸入端子MTcnt順序連接到來(lái)自與用于控制裝置2的第二列的控制輸出端子CTcnt連接的控制信號(hào)路徑CNTL的上游的控制信號(hào)路徑CNTL的分支點(diǎn)PSBcnt。
[0110]在安裝基板3上方，差分端接電阻器RD_CK連接到差分時(shí)鐘信號(hào)路徑CKL的端子，端接電阻器RT_CA連接到命令/地址信號(hào)路徑CAL的端子，端接電阻器RT_CNT連接到控制信號(hào)路徑CNTL的端子。關(guān)于數(shù)據(jù)系統(tǒng)信號(hào)路徑DTL，通過(guò)使用存儲(chǔ)器裝置11至18的片內(nèi)端接功能，沒(méi)有連接外部端接電阻器。芯片電阻器被用作差分端接電阻器RD_CK、端接電阻器RT_CNT和端接電阻器RT_CA中的每個(gè)。
[0111]在安裝基板3上方，在存儲(chǔ)器裝置11至18的前后方向上的重疊位置處布置命令/地址信號(hào)路徑CAL的一些分支點(diǎn)PSBcan。另一方面，命令/地址信號(hào)路徑CAL的其它一些分支點(diǎn)PSBcaf被布置在彼此沒(méi)有重疊的位置處，但在存儲(chǔ)器裝置11至18的前后方向上彼此分隔開(kāi)。當(dāng)分支點(diǎn)PSBcaf形成在與存儲(chǔ)器裝置11至18分隔開(kāi)的位置處時(shí)，從分支點(diǎn)PSBcaf到存儲(chǔ)器裝置11至18的對(duì)應(yīng)端子的分支路徑變長(zhǎng)。在飛越拓?fù)渲校种c(diǎn)產(chǎn)生阻抗?fàn)顟B(tài)中的不連續(xù)并且用作使信號(hào)劣化的負(fù)載，因此理想的是，為了抑制信號(hào)失真，盡可能多地縮短分支路徑。當(dāng)分支路徑比其它路徑(像是從分支點(diǎn)PSBcaf到存儲(chǔ)器裝置11至18的對(duì)應(yīng)端子的分支路徑)長(zhǎng)時(shí)，短線電阻(stub resistor) RS_CA連接到分支路徑的中途。芯片電阻器用作短線電阻RS_CA。當(dāng)飛越拓?fù)渲械姆种c(diǎn)在存儲(chǔ)器裝置的前后方向上沒(méi)有彼此重疊時(shí)，通過(guò)確定分支路徑是長(zhǎng)還是短的確定方法，確定分支路徑長(zhǎng)，并且插入短線電阻 RS_CA。
[0112]圖5示出安裝基板3的垂直截面結(jié)構(gòu)。如圖5中所示，安裝基板是八層基板并且包括八個(gè)布線層LI至L8。芯是芯層。PP是用作粘合劑的預(yù)浸材層。SR是表面保護(hù)層。L1、L3、L6和L8用作信號(hào)布線，L2、L4和L7用作地圖案等，L5用作電源圖案等。TH指示穿通通孔的示例，該穿通通孔用于將布線連接在層之間。
[0113]圖6示意性示出電子裝置I中的命令/地址信號(hào)路徑CAL的一位信號(hào)路徑的垂直截面結(jié)構(gòu)。在圖6中，在命令/地址信號(hào)路徑CAL的一位信號(hào)路徑中，通過(guò)從控制裝置2的命令/地址輸出端子CTca經(jīng)由LI層布線和L3層布線延伸到端接電阻器RT_CA的命令/地址信號(hào)主布線CALmn并且通過(guò)從命令/地址信號(hào)主布線CALmn的分支點(diǎn)PSBcaf延伸到存儲(chǔ)器裝置11至18中的每個(gè)的命令/地址輸入端子MTca的分支布線CALsb，形成飛越拓?fù)?。這里，例如，圖5中示出的穿通通孔TH和L3層布線之間的連接部分對(duì)應(yīng)于分支點(diǎn)PSBcaf。因此，分支點(diǎn)PSBcaf要求與形成穿通通孔TH的鉆孔的直徑(例如，0.3mm)對(duì)應(yīng)的相對(duì)大的面積。同時(shí)，在圖6中，2_CHP是控制器芯片，其是包括在控制裝置2中的半導(dǎo)體集成電路芯片。11_CHP至18_CHP是存儲(chǔ)器芯片(DDR3-SDRAM芯片)，其是包括在存儲(chǔ)器裝置11至18中的半導(dǎo)體集成電路芯片。
[0114]圖7示出具有分支點(diǎn)PSBcaf的命令/地址信號(hào)路徑的飛越拓?fù)涞募?xì)節(jié)。這里，使用圖5中的八層基板作為示例。命令/地址信號(hào)主布線CALmn包括(從控制裝置2這側(cè)起)LI層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH和L8層布線。在命令/地址信號(hào)主布線CALmn的中途，形成分支點(diǎn)PSBcaf_l、PSBcaf_2、PSBcaf_3和PSBcaf_4，形成從分支點(diǎn)PSBcaf_l延伸到存儲(chǔ)器裝置11和12的命令/地址信號(hào)分支布線CALsb_l和CALsb_2。形成從分支點(diǎn)PSBcaf_2延伸到存儲(chǔ)器裝置13和14的命令/地址信號(hào)分支布線CALsb_3和CALsb_4。形成從分支點(diǎn)PSBcaf_3延伸到存儲(chǔ)器裝置15和16的命令/地址信號(hào)分支布線CALsb_5和CALsb_6。形成從分支點(diǎn)PSBcaf_4延伸到存儲(chǔ)器裝置17和18的命令/地址信號(hào)分支布線CALsb_7和 CALsb_8。
[0115]LI層布線用于命令/地址信號(hào)分支布線CALsb_l、CALsb_3、CALsb_5和CALsb_7，并且短線電阻器RS_CA串聯(lián)連接到命令/地址信號(hào)分支布線CALsb_l、CALsb_3、CALsb_5和CALsb_7中的每個(gè)的中途。
[0116]L8層布線用作命令/地址信號(hào)分支布線CALsb_2、CALsb_4、CALsb_6和CALsb_8，并且短線電阻器RS_CA串聯(lián)連接到命令/地址信號(hào)分支布線CALsb_2、CALsb_4、CALsb_6和CALsb_8中的每個(gè)的中途。
[0117]同時(shí)，盡管在附圖中未示出沒(méi)有分支點(diǎn)PSBcaf的命令/地址信號(hào)路徑的飛越拓?fù)涞募?xì)節(jié)，但在這樣的飛越拓?fù)渲?，相比于圖7，沒(méi)有布置短線電阻器RS_CA。這是因?yàn)椋鐖D1中所示，分支點(diǎn)PSBcan布置在對(duì)應(yīng)存儲(chǔ)器裝置的前后方向上彼此重疊的位置處并且從分支點(diǎn)PSBcan分支出的分支布線沒(méi)有不期望地長(zhǎng)。
[0118]圖8示出時(shí)鐘信號(hào)路徑的飛越拓?fù)涞募?xì)節(jié)。圖8示出差分時(shí)鐘信號(hào)路徑的反向路徑和非反向路徑中的任一個(gè)并且在圖8中省略了另一個(gè)路徑。這里，使用圖5中的八層基板作為示例。時(shí)鐘信號(hào)主布線CKLmn包括(從控制裝置2這側(cè)起)L1層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH和L8層布線。在時(shí)鐘信號(hào)主布線CALmn的中途，形成分支點(diǎn)PSBck_l、PSBck_2、PSBck_3和PSBck_4，并且形成從分支點(diǎn)PSBck_l延伸到存儲(chǔ)器裝置11和12的時(shí)鐘信號(hào)分支布線CKLsb_l和CKLsb_2。形成從分支點(diǎn)PSBck_2延伸到存儲(chǔ)器裝置13和14的時(shí)鐘信號(hào)分支布線CKLsb_3和CKLsb_4。形成從分支點(diǎn)PSBck_3延伸到存儲(chǔ)器裝置15和16的時(shí)鐘信號(hào)分支布線CKLsb_5和CKLsb_6。形成從分支點(diǎn)PSBck_4延伸到存儲(chǔ)器裝置17和18的時(shí)鐘信號(hào)分支布線CKLsb_7和CKLsb_8。
[0119]LI層布線用作時(shí)鐘信號(hào)分支布線CKLsb_l、CKLsb_3、CKLsb_5和CKLsb_7，并且沒(méi)有短線電阻器插入時(shí)鐘信號(hào)分支布線CKLsb_l、CKLsb_3、CKLsb_5和CKLsb_7中的每個(gè)的中途。L8層布線用作時(shí)鐘信號(hào)分支布線CKLsb_2、CKLsb_4、CKLsb_6和CKLsb_8，并且沒(méi)有短線電阻器插入時(shí)鐘信號(hào)分支布線CKLsb_2、CKLsb_4、CKLsb_6和CKLsb_8中的每個(gè)的中途。這是因?yàn)?，如圖1中所示，分支點(diǎn)PSBck布置在對(duì)應(yīng)存儲(chǔ)器裝置的前后方向上彼此重疊的位置處并且從分支點(diǎn)PSBck分支出的分支布線沒(méi)有不期望地長(zhǎng)。
[0120]圖9示出第一列的控制信號(hào)路徑的飛越拓?fù)涞募?xì)節(jié)。對(duì)于各列，控制信號(hào)路徑是單獨(dú)的，因此可以以每列四個(gè)存儲(chǔ)器裝置為單元進(jìn)行存儲(chǔ)器控制。這里，使用圖5中的八層基板作為示例?？刂菩盘?hào)主布線CNTmn包括(從控制裝置2這側(cè)起)LI層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH、L3層布線、通孔TH和L8層布線。在控制信號(hào)主布線CNTLmn的中途，形成分支點(diǎn)PSBcnt_l、PSBcnt_2、PSBcnt_3和PSBcnt_4，并且形成從分支點(diǎn)PSBcnt_l延伸到存儲(chǔ)器裝置11的控制信號(hào)分支布線CNTLsb_l。形成從分支點(diǎn)PSBcnt_2延伸到存儲(chǔ)器裝置13的控制信號(hào)分支布線CNTLsb_3。形成從分支點(diǎn)PSBcnt_3延伸到存儲(chǔ)器裝置15的控制信號(hào)分支布線CNTLsb_5。形成從分支點(diǎn)PSBcnt_4延伸到存儲(chǔ)器裝置17的控制信號(hào)分支布線CNTLsb_7。
[0121]LI層布線用作控制信號(hào)分支布線CNTLsb_l、CNTLsb_3、CNTLsb_5和CNTLsb_7，并且沒(méi)有短線電阻器插入控制信號(hào)分支布線CNTLsb_l、CNTLsb_3、CNTLsb_5和CNTLsb_7中的每個(gè)的中途。這是因?yàn)?，如圖1中所示，分支點(diǎn)PSBcnt布置在對(duì)應(yīng)存儲(chǔ)器裝置的前后方向上彼此重疊的位置處并且從分支點(diǎn)PSBcnt分支出的分支布線沒(méi)有不期望地長(zhǎng)。
[0122]同時(shí)，第二列控制信號(hào)路徑的飛越拓?fù)涞募?xì)節(jié)與圖9中示出的細(xì)節(jié)基本上相同，不同之處僅僅在于，L8層布線用作控制信號(hào)分支布線CNTLsb_2、CNTLsb_4、CNTLsb_6和CNTLsb_8,因此在圖中未示出細(xì)節(jié)。
[0123]圖10示出數(shù)據(jù)系統(tǒng)信號(hào)路徑的T分支飛越拓?fù)涞募?xì)節(jié)。對(duì)于一對(duì)存儲(chǔ)器裝置11和存儲(chǔ)器裝置12、一對(duì)存儲(chǔ)器裝置13和存儲(chǔ)器裝置14、一對(duì)存儲(chǔ)器裝置15和存儲(chǔ)器裝置16和一對(duì)存儲(chǔ)器裝置17和存儲(chǔ)器裝置18中的每對(duì)，數(shù)據(jù)系統(tǒng)信號(hào)路徑是單獨(dú)的。根據(jù)重點(diǎn)放在一對(duì)存儲(chǔ)器裝置11和存儲(chǔ)器裝置12的圖10，數(shù)據(jù)系統(tǒng)信號(hào)路徑包括數(shù)據(jù)系統(tǒng)信號(hào)主布線DTLmn和在數(shù)據(jù)系統(tǒng)信號(hào)分支點(diǎn)PSBd處從數(shù)據(jù)系統(tǒng)信號(hào)主布線DTLmn分支出的兩個(gè)(j = 2)數(shù)據(jù)系統(tǒng)信號(hào)分支布線DTLsb_l和DTLsb_2，對(duì)于同一列中的各個(gè)存儲(chǔ)器裝置，數(shù)據(jù)系統(tǒng)信號(hào)主布線DTLmn是單獨(dú)的，而對(duì)于兩列(j = 2)之間的各個(gè)對(duì)應(yīng)存儲(chǔ)器裝置，數(shù)據(jù)系統(tǒng)信號(hào)主布線DTLmn是公共設(shè)置的。對(duì)于其它對(duì)的存儲(chǔ)器裝置，同樣適用。
[0124]另外，在圖10中，使用圖5中的八層基板作為示例。數(shù)據(jù)系統(tǒng)信號(hào)主布線DTLmn包括(從控制裝置2這側(cè)起)LI層布線、通孔TH、L3層布線和通孔TH。在數(shù)據(jù)系統(tǒng)信號(hào)主布線DTLmn的中途，形成分支點(diǎn)PSBd，并且通過(guò)通孔TH和LI層布線形成從分支點(diǎn)PSBd延伸到存儲(chǔ)器裝置11的數(shù)據(jù)系統(tǒng)信號(hào)分支布線DTLsb_l。通過(guò)通孔TH和L8層布線形成從分支點(diǎn)PSBd延伸到存儲(chǔ)器裝置12的數(shù)據(jù)系統(tǒng)信號(hào)分支布線DTLsb_2。存儲(chǔ)器裝置11至18的數(shù)據(jù)系統(tǒng)端子具有片內(nèi)端接功能，因此既不需要端接電阻器又不需要短線電阻器。
[0125]圖11示出形成在安裝基板3的前表面上的半導(dǎo)體組件的安裝區(qū)域。圖12示出形成在安裝基板3的后表面上的半導(dǎo)體組件的安裝區(qū)域。
[0126]在圖11和圖12中，附圖標(biāo)記20表示控制裝置2的安裝區(qū)域并且附圖標(biāo)記21至28表示存儲(chǔ)器裝置11至18的安裝區(qū)域。在控制裝置2的安裝區(qū)域20中，在表面上形成電極焊盤(電極島)30，其中安裝了諸如控制裝置2的存儲(chǔ)器數(shù)據(jù)端子CTdwl至CTdw4、時(shí)鐘輸出端子CTck、命令/地址信號(hào)輸出端子CTca、控制信號(hào)輸出端子CTcnt的外部端子(例如，焊料凸塊電極)。
[0127]在存儲(chǔ)器裝置11至18的安裝區(qū)域21至28中，在表面上形成電極焊盤(電極島)31，其中安裝了諸如時(shí)鐘輸入端子MTck、命令/地址輸入端子MTca、控制信號(hào)輸入端子MTcnt的外部端子(例如，焊料凸塊電極)。
[0128]同時(shí)，盡管圖1和圖2示出控制裝置2的外部端子的一部分和存儲(chǔ)器裝置11至18的外部端子的一部分并且以與圖11中的控制裝置2的安裝區(qū)域中電極焊盤30的布置相同的方式在控制裝置2中省略了其它外部端子，但外部端子同心地布置成從控制裝置2的外圍起的多行。另外，以安裝區(qū)域21至28中的電極焊盤31的布置相同的方式，存儲(chǔ)器裝置11至18的外部端子也在后表面中布置成多行。
[0129]圖13示出在存儲(chǔ)器裝置的安裝區(qū)域附近的圖11中的部分A的細(xì)節(jié)。在圖13中，單圓形指示電極焊盤31并且雙圓形指示通孔TH。導(dǎo)電材料41流入鉆孔40的周邊，因此通孔TH形成布線路徑。參考符號(hào)31_can表示與分支點(diǎn)PSBcan連接的電極焊盤并且參考符號(hào)31_caf表示與分支點(diǎn)PSBcaf連接的電極焊盤。使從電極焊盤31_caf到分支點(diǎn)PSBcaf的距離比從電極焊盤31_can到分支點(diǎn)PSBcan的距離長(zhǎng)，因此短線電阻器RS_CA經(jīng)由電極焊盤50串聯(lián)連接到命令/地址信號(hào)分支布線CALsb_3的中途，該命令/地址信號(hào)分支布線CALsb_3將電極焊盤31_caf連接到分支點(diǎn)PSBcaf。盡管在圖中未示出，但對(duì)于其它存儲(chǔ)器裝置11、12和14至18，同樣適用。
[0130]這里，通過(guò)如圖6中所示地封裝半導(dǎo)體集成電路的芯片(半導(dǎo)體芯片)構(gòu)成控制裝置2和存儲(chǔ)器裝置11至18。控制裝置2具有諸如微計(jì)算機(jī)芯片的控制器芯片2_CHP，控制器芯片2_CHP被封裝并且控制器芯片2_CHP的電極連接到封裝的外部端子，因此形成控制裝置2。至于存儲(chǔ)器裝置11至18中的每個(gè)，DDR3-SDRAM芯片11_CHP至18_CHP被單獨(dú)封裝并且DDR3-SDRAM芯片11_CHP至18_CHP的電極連接到封裝的外部端子，因此形成存儲(chǔ)器裝置11至18。
[0131]以下，將基于以上描述重申本實(shí)施例的電子裝置(電子設(shè)備、模塊產(chǎn)品)的構(gòu)造。
[0132]如圖1至圖4和圖6中所示，電子裝置(電子設(shè)備、模塊產(chǎn)品)I包括安裝基板(母板、模塊基板)3、安裝在安裝基板3的上表面(前表面)上的存儲(chǔ)器裝置(半導(dǎo)體組件、半導(dǎo)體器件、DRAM) 11、12、13、14、15、16、17和18、安裝在安裝基板3的上表面(前表面)上并且控制存儲(chǔ)器裝置11至18的控制裝置(半導(dǎo)體組件、半導(dǎo)體器件、邏輯器件、S0C) 2。
[0133]此外,安裝基板3具有上表面(前表面)和與上表面相對(duì)的下表面(后表面)。另夕卜，如圖11中所示，安裝基板3包括上表面上的存儲(chǔ)器裝置安裝區(qū)域(半導(dǎo)體組件安裝區(qū)域)21中設(shè)置的多個(gè)島(電極焊盤)31。此外，如圖12中所示，安裝基板3包括在下表面上并且在安裝基板3的厚度方向上重疊存儲(chǔ)器安裝區(qū)域21的存儲(chǔ)器裝置安裝區(qū)域(半導(dǎo)體組件安裝區(qū)域)22中設(shè)置的多個(gè)島(電極焊盤)31。另外，如圖11中所示，安裝基板3包括在上表面上并且位于存儲(chǔ)器裝置安裝區(qū)域21相鄰的存儲(chǔ)器裝置安裝區(qū)域(半導(dǎo)體組件安裝區(qū)域)23中設(shè)置的多個(gè)島(電極焊盤)31。此外，如圖12中所示，安裝基板3包括在下表面上、在安裝基板3的厚度方向上重疊存儲(chǔ)器安裝區(qū)域23、并且位于存儲(chǔ)器裝置安裝區(qū)域22相鄰的存儲(chǔ)器裝置安裝區(qū)域(半導(dǎo)體組件安裝區(qū)域)24中設(shè)置的多個(gè)島(電極焊盤)31。此外，如圖11中所示，安裝基板3包括在上表面上并且位于存儲(chǔ)器裝置安裝區(qū)域23相鄰的存儲(chǔ)器裝置安裝區(qū)域(半導(dǎo)體組件安裝區(qū)域)25中設(shè)置的多個(gè)島(電極焊盤)31。另外，如圖12中所示，安裝基板3包括在下表面上、在安裝基板3的厚度方向上重疊存儲(chǔ)器安裝區(qū)域25、并且位于存儲(chǔ)器裝置安裝區(qū)域24相鄰的存儲(chǔ)器裝置安裝區(qū)域(半導(dǎo)體組件安裝區(qū)域)26中設(shè)置的多個(gè)島(電極焊盤)31。此外，如圖11中所示，安裝基板3包括在上表面上并且位于存儲(chǔ)器裝置安裝區(qū)域25相鄰的存儲(chǔ)器裝置安裝區(qū)域(半導(dǎo)體組件安裝區(qū)域)27中設(shè)置的多個(gè)島(電極焊盤)31。此外，如圖12中所示，安裝基板3包括在下表面上、在安裝基板3的厚度方向上重疊存儲(chǔ)器安裝區(qū)域27、并且位于存儲(chǔ)器裝置安裝區(qū)域26相鄰的存儲(chǔ)器裝置安裝區(qū)域(半導(dǎo)體組件安裝區(qū)域)28中設(shè)置的多個(gè)島(電極焊盤)31。另外，如圖11中所示，安裝基板3包括在上表面上并且位于存儲(chǔ)器裝置安裝區(qū)域21、23、25和27相鄰的控制裝置安裝區(qū)域(半導(dǎo)體組件安裝區(qū)域、邏輯裝置安裝區(qū)域)20中設(shè)置的多個(gè)島(電極焊盤)30。
[0134]此外，如圖1、圖3、圖6和圖11中所示，存儲(chǔ)器裝置11包括:插入物(布線基板)21a ;存儲(chǔ)器芯片(半導(dǎo)體芯片)，其安裝在插入物21a上方，與時(shí)鐘信號(hào)同步地操作并且在圖中未示出；密封主體(樹(shù)脂)21b，其密封存儲(chǔ)器芯片；以及多個(gè)焊料球(外部端子)21c，其電連接到存儲(chǔ)器芯片。另外，存儲(chǔ)器裝置11安裝在安裝基板3的上表面上的存儲(chǔ)器裝置安裝區(qū)域21上并且焊料球21c分別電連接到存儲(chǔ)器裝置安裝區(qū)域21中設(shè)置的島31。
[0135]此外，如圖2、圖4、圖6和圖11中所示，存儲(chǔ)器裝置12包括:插入物(布線基板)22a ;存儲(chǔ)器芯片(半導(dǎo)體芯片)，其安裝在插入物22a上方，與時(shí)鐘信號(hào)同步地操作并且在圖中未示出；密封主體(樹(shù)脂)22b，其密封存儲(chǔ)器芯片；多個(gè)焊料球(外部端子)22c，其電連接到存儲(chǔ)器芯片。另外，存儲(chǔ)器裝置12安裝在安裝基板3的下表面上的存儲(chǔ)器裝置安裝區(qū)域22上并且焊料球22c分別電連接到存儲(chǔ)器裝置安裝區(qū)域22中設(shè)置的島31。
[0136]此外，如圖1、圖3、圖6和圖11中所示，存儲(chǔ)器裝置13包括:插入物(布線基板)23a ;存儲(chǔ)器芯片(半導(dǎo)體芯片)，其安裝在插入物23a上方，與時(shí)鐘信號(hào)同步地操作并且在圖中未示出；密封主體(樹(shù)脂)23b，其密封存儲(chǔ)器芯片；多個(gè)焊料球(外部端子)23c，其電連接到存儲(chǔ)器芯片。另外，存儲(chǔ)器裝置13安裝在安裝基板3的上表面上的存儲(chǔ)器裝置安裝區(qū)域23上并且焊料球23c分別電連接到存儲(chǔ)器裝置安裝區(qū)域23中設(shè)置的島31。
[0137]此外，如圖2、圖4、圖6和圖11中所示，存儲(chǔ)器裝置14包括:插入物(布線基板)24a ;存儲(chǔ)器芯片(半導(dǎo)體芯片)，其安裝在插入物24a上方，與時(shí)鐘信號(hào)同步地操作并且在圖中未示出；密封主體(樹(shù)脂)24b，其密封存儲(chǔ)器芯片；多個(gè)焊料球(外部端子)24c，其電連接到存儲(chǔ)器芯片。另外，存儲(chǔ)器裝置14安裝在安裝基板3的下表面上的存儲(chǔ)器裝置安裝區(qū)域24上并且焊料球24c分別電連接到存儲(chǔ)器裝置安裝區(qū)域24中設(shè)置的島31。
[0138]此外，如圖1、圖3、圖6和圖11中所示，存儲(chǔ)器裝置15包括:插入物(布線基板)25a ;存儲(chǔ)器芯片(半導(dǎo)體芯片)，其安裝在插入物25a上方，與時(shí)鐘信號(hào)同步地操作并且在圖中未示出；密封主體(樹(shù)脂)25b，其密封存儲(chǔ)器芯片；多個(gè)焊料球(外部端子)25c，其電連接到存儲(chǔ)器芯片。另外，存儲(chǔ)器裝置15安裝在安裝基板3的上表面上的存儲(chǔ)器裝置安裝區(qū)域25上并且焊料球25c分別電連接到存儲(chǔ)器裝置安裝區(qū)域25中設(shè)置的島31。
[0139]此外，如圖2、圖4、圖6和圖11中所示，存儲(chǔ)器裝置16包括:插入物(布線基板)26a ;存儲(chǔ)器芯片(半導(dǎo)體芯片)，其安裝在插入物26a上方，與時(shí)鐘信號(hào)同步地操作并且在圖中未示出；密封主體(樹(shù)脂)26b，其密封存儲(chǔ)器芯片；多個(gè)焊料球(外部端子)26c，其電連接到存儲(chǔ)器芯片。另外，存儲(chǔ)器裝置16安裝在安裝基板3的下表面上的存儲(chǔ)器裝置安裝區(qū)域26上并且焊料球26c分別電連接到存儲(chǔ)器裝置安裝區(qū)域26中設(shè)置的島31。
[0140]此外，如圖1、圖3、圖6和圖11中所示，存儲(chǔ)器裝置17包括:插入物(布線基板)27a ;存儲(chǔ)器芯片(半導(dǎo)體芯片)，其安裝在插入物27a上方，與時(shí)鐘信號(hào)同步地操作并且在圖中未示出；密封主體(樹(shù)脂)27b，其密封存儲(chǔ)器芯片；多個(gè)焊料球(外部端子)27c，其電連接到存儲(chǔ)器芯片。另外，存儲(chǔ)器裝置17安裝在安裝基板3的上表面上的存儲(chǔ)器裝置安裝區(qū)域27上并且焊料球27c分別電連接到存儲(chǔ)器裝置安裝區(qū)域27中設(shè)置的島31。
[0141]此外，如圖2、圖4、圖6和圖11中所示，存儲(chǔ)器裝置18包括:插入物(布線基板)28a ;存儲(chǔ)器芯片(半導(dǎo)體芯片)，其安裝在插入物28a上方，與時(shí)鐘信號(hào)同步地操作并且在圖中未示出；密封主體(樹(shù)脂)28b，其密封存儲(chǔ)器芯片；多個(gè)焊料球(外部端子)28c，其電連接到存儲(chǔ)器芯片。另外，存儲(chǔ)器裝置18安裝在安裝基板3的下表面上的存儲(chǔ)器裝置安裝區(qū)域28上并且焊料球28c分別電連接到存儲(chǔ)器裝置安裝區(qū)域28中設(shè)置的島31。
[0142]此外，如圖1、圖3、圖6、圖11和圖15中所示，控制裝置2包括:插入物(布線基板)100 ;控制芯片(半導(dǎo)體芯片、邏輯芯片)2_CHP，其安裝在插入物100上方并且控制存儲(chǔ)器裝置11至18 ;密封主體(樹(shù)脂)106，其密封控制芯片2_CHP ;多個(gè)焊料球(外部端子)107，其電連接到控制芯片2_CHP。另外，控制裝置2安裝在安裝基板3的上表面上的存儲(chǔ)器裝置安裝區(qū)域20上并且焊料球107分別電連接到控制裝置安裝區(qū)域20中設(shè)置的多個(gè)島30。
[0143]如圖1、圖2和圖6中所示，島30之中的命令/地址信號(hào)焊盤(控制裝置2的命令/地址輸出端子Ctca被連接到的焊盤)經(jīng)由設(shè)置在安裝基板3處的多個(gè)布線之中的命令/地址信號(hào)主布線(主布線)CALmn和在命令/地址信號(hào)主布線CALmn的分支點(diǎn)PSBcan或PSBcaf處從命令/地址信號(hào)主布線CALmn分支出的命令/地址分支布線(短線布線)CALsb電連接到設(shè)置在存儲(chǔ)器裝置安裝區(qū)域21至28中的島31之中的命令/地址信號(hào)焊盤(存儲(chǔ)器裝置11至18的命令/地址輸入端子MTca被連接到的焊盤)31_can或31_caf。
[0144]這里，如圖13中所示，在安裝基板3中，分支點(diǎn)PSBcan布置在各個(gè)半導(dǎo)體組件安裝區(qū)域(控制裝置安裝區(qū)域20、存儲(chǔ)器裝置安裝區(qū)域21至28)內(nèi)部，也就是說(shuō)，布置在重疊各個(gè)半導(dǎo)體組件(控制裝置2、存儲(chǔ)器裝置11至18)的位置處。另一方面，如圖13中所示，在安裝基板3中，分支點(diǎn)PSBcaf布置在各個(gè)半導(dǎo)體組件安裝區(qū)域(控制裝置安裝區(qū)域20、存儲(chǔ)器裝置安裝區(qū)域21至28)外部，也就是說(shuō)，布置在不重疊各個(gè)半導(dǎo)體組件(控制裝置2、存儲(chǔ)器裝置11至18)的位置處。
[0145]此外，在從控制裝置2經(jīng)由命令/地址信號(hào)主布線CALmn到各個(gè)存儲(chǔ)器裝置11至18的一個(gè)方向上，執(zhí)行命令/地址信號(hào)的發(fā)送(傳遞)。時(shí)鐘信號(hào)和控制信號(hào)的發(fā)送也與命令/地址信號(hào)的發(fā)送相同。另一方面，在從控制裝置2到各個(gè)存儲(chǔ)器裝置11至18和從各個(gè)存儲(chǔ)器裝置11至18到控制裝置2的兩個(gè)方向上，執(zhí)行數(shù)據(jù)信號(hào)的發(fā)送。
[0146]此外，與各個(gè)存儲(chǔ)器裝置11至18電連接的各個(gè)命令/地址信號(hào)焊盤(存儲(chǔ)器裝置11至18的命令/地址輸入端子Mtca被連接到的焊盤)31_can或31_caf以飛越模式連接到命令/地址信號(hào)主布線CALmn。
[0147]另外，芯片電阻器RS_CA串聯(lián)連接(安裝)到各個(gè)命令/地址分支布線(短線布線)CALsb。
[0148]控制裝置(半導(dǎo)體組件、半導(dǎo)體器件、邏輯器件、S0C)
[0149]接下來(lái)，以下將描述本實(shí)施例中使用的控制裝置2的構(gòu)造。
[0150]圖14是控制裝置2的下表面(安裝表面)的示圖。圖15是沿著圖14中示出的1-Γ截面線截取的截面圖。
[0151]如圖15中所示，控制裝置2包括插入物(布線基板)100、控制芯片(半導(dǎo)體芯片、邏輯芯片)2_CHP，其安裝在插入物100的上表面(芯片安裝表面)上；布線(導(dǎo)電構(gòu)件)105，其將形成在控制芯片2的主表面(元件形成表面)上方的鍵合焊盤(電極)103與形成在插入物100的上表面上的鍵合引線101(電極)電連接；密封主體(樹(shù)脂)106，其密封控制芯片2和導(dǎo)電構(gòu)件105 ;凸塊島(電極焊盤)102，其形成在與插入物100的上表面相對(duì)的下表面(安裝表面)上并且經(jīng)由圖15中未示出的內(nèi)層布線電連接到鍵合引線101 ;以及焊料球(外部端子)107，其鍵合到凸塊島102的表面。
[0152]另外，如圖14中所示，在平面圖上，形成在插入物100的下表面上的多個(gè)凸塊島102 (或多個(gè)焊料球107)沿著插入物100的下表面的每側(cè)布置成多行。
[0153]同時(shí)，盡管將省略對(duì)存儲(chǔ)器裝置11至18的構(gòu)造的描述，但存儲(chǔ)器裝置11至18可以具有與控制裝置2的構(gòu)造相同的構(gòu)造。
[0154]控制裝置的制造方法
[0155]接下來(lái)，以下將描述本實(shí)施例的控制裝置2的制造方法。
[0156]圖16至圖20示出根據(jù)控制裝置2的組裝過(guò)程的狀態(tài)。控制裝置2的制造過(guò)程主要包括基體材料制備過(guò)程、芯片安裝(裸片鍵合)過(guò)程、引線鍵合過(guò)程、成型過(guò)程和焊球安裝過(guò)程。
[0157]1.基體材料制備
[0158]在基體材料制備過(guò)程(圖16)中，制備母體材料。盡管本實(shí)施例中使用的母體材料不受限制，但母體材料不是所謂的多片式基板，而是布線基板100，布線基板100的平面形狀是四邊形并且鍵合引線101和凸塊島102分別形成在上表面和下表面上。
[0159]2.裸片鍵合
[0160]在芯片安裝(裸片鍵合)過(guò)程中，將諸如微計(jì)算機(jī)芯片的控制器芯片2_CHP安裝在布線基板100的器件區(qū)域上(參見(jiàn)圖17)。經(jīng)由粘合劑(裸片鍵合材料)將上述的控制器芯片2_CHP安裝到布線基板100的器件區(qū)域中的上表面(芯片安裝表面)上。更具體地講，通過(guò)粘合劑(裸片鍵合材料)將控制器芯片2_CHP安裝到布線基板100的上表面上，使得控制器芯片2_CHP的背表面(后表面)面對(duì)布線基板100的上表面。此時(shí)，控制器芯片2_CHP被安裝成，使得從控制器芯片2_CHP暴露形成在布線基板100的上表面上形成的多個(gè)鍵合引線101。同時(shí)，這里使用的粘合劑是(例如)具有絕緣性質(zhì)的膜形粘合劑。粘合劑可以是膏型(可流動(dòng))粘合劑(具有流動(dòng)性的粘合劑)。
[0161]3.布線鍵合
[0162]在布線鍵合過(guò)程中，如圖18中所示，控制器芯片2_CHP的多個(gè)電極焊盤103經(jīng)由作為導(dǎo)電構(gòu)件的布線105分別電連接到對(duì)應(yīng)的鍵合引線101。
[0163]同時(shí)，盡管作為導(dǎo)電構(gòu)件的控制器2的鍵合焊盤和布線基板100的鍵合焊盤(鍵合指)經(jīng)由布線彼此電連接，但控制器芯片2的電極焊盤(鍵合焊盤)和布線基板的電極焊盤(鍵合指)可以經(jīng)由突出電極彼此電連接。
[0164]4.成型
[0165]在成型過(guò)程中，通過(guò)所謂的片式成型方法形成密封主體106，在片式成型方法中，模具中形成的一個(gè)腔體覆蓋一個(gè)控制器芯片2，使得布線基板100的周邊被暴露(參見(jiàn)圖19)。例如，可以將基于環(huán)氧化物的熱固性樹(shù)脂用于密封主體106。
[0166]理所當(dāng)然地，可以使用包括多個(gè)器件形成區(qū)域的多片式基板作為布線基板，并且可以通過(guò)所謂的集成成型方法形成密封主體，在所謂的集成成型方法中，多個(gè)器件區(qū)域一起被形成在模具中的一個(gè)腔體覆蓋并且器件集成地成型。
[0167]5.焊球安裝
[0168]在焊球安裝過(guò)程中，從圖中未示出的模具中取出被密封主體106密封的布線基板100，然后，將成為外部端子的焊料球(焊料材料)107形成在(連接到)各個(gè)器件區(qū)域的下表面上形成的凸塊島102上(參見(jiàn)圖20)。同時(shí)，例如，使用由錫(Sn)、銀(Ag)和銅(Cu)的合金形成的所謂無(wú)鉛焊料材料作為焊料球107。另外，無(wú)鉛焊料是基于RoHS (有害物質(zhì)限用)指令的含1000ppm(0.1重量％ )或更少鉛(Pb)的材料。此外，盡管除了可應(yīng)用于其中使用無(wú)鉛焊料材料的情況之外，本實(shí)施例還可應(yīng)用于使用含鉛(Pb)的焊料材料的情況(因?yàn)楫?dāng)使用含錫(Sn)的焊料材料時(shí)銅(Cu)容易擴(kuò)散)，但考慮到環(huán)境污染控制措施，優(yōu)選地像本實(shí)施例中一樣使用無(wú)鉛焊料材料。
[0169]同時(shí)，存儲(chǔ)器裝置11至18的組裝過(guò)程包括與控制裝置2的組裝過(guò)程基本上相同的組裝過(guò)程，因此將省略描述。
[0170]模塊產(chǎn)品(電子裝置)的制造方法
[0171]在其中將諸如通過(guò)上述組裝過(guò)程得到的控制裝置2和存儲(chǔ)器裝置11至18的半導(dǎo)體組件安裝在安裝基板3上的組件安裝過(guò)程中，主要半導(dǎo)體組件的安裝次序可以如下:首先，控制裝置2安裝在安裝基板3的第一表面(前表面)上，然后可以充分安裝多個(gè)存儲(chǔ)器裝置11、13、15和17，此后，可以將多個(gè)存儲(chǔ)器裝置12、14、16和18安裝在安裝基板3的第二表面(背表面)上?？商孢x地，以倒序，可以將存儲(chǔ)器裝置12、14、16和18安裝到安裝基板3的第二表面(背表面)上，然后可以將控制裝置2安裝在安裝基板3的第一表面(前表面)上，此后，可以安裝存儲(chǔ)器裝置11、13、15和17。根據(jù)控制裝置2和存儲(chǔ)器裝置11至18的安裝次序，可以充分安裝端接電阻器和短線電阻器。
[0172]根據(jù)以上實(shí)施例，得到下述的工作效果。
[0173][I]芯片電阻器RS_CA被插入從命令/地址信號(hào)路徑CAL的飛越拓?fù)涞拿?地址信號(hào)主布線CALmn分支出的命令/地址信號(hào)分支布線CALsb中。據(jù)此，被插入從飛越拓?fù)涞拿?地址信號(hào)主布線CALmn分支出的命令/地址信號(hào)分支布線CALsb中的芯片電阻器RS_CA可以減輕命令/地址信號(hào)分支布線CALsb中不期望的信號(hào)反射效果，即使命令/地址信號(hào)分支布線CALsb長(zhǎng)。因此，當(dāng)嘗試通過(guò)用飛越拓?fù)鋵⒋鎯?chǔ)器裝置11至18直接安裝在上面安裝有控制裝置2的安裝基板上來(lái)實(shí)現(xiàn)從控制裝置2到存儲(chǔ)器裝置11至18的高速訪問(wèn)時(shí)，可以抑制由于飛越拓?fù)鋵?dǎo)致的接口信號(hào)的波形質(zhì)量劣化。更具體地講，當(dāng)嘗試通過(guò)飛越拓?fù)鋵⑼ㄟ^(guò)i個(gè)存儲(chǔ)器裝置X j列(例如，4個(gè)存儲(chǔ)器裝置X 2列)形成的存儲(chǔ)器裝置11至18直接安裝在上面安裝有控制裝置2的安裝基板3上來(lái)實(shí)現(xiàn)從控制裝置2到八個(gè)存儲(chǔ)器裝置11至18的高速訪問(wèn)時(shí)，可以抑制由于飛越拓?fù)鋵?dǎo)致的接口信號(hào)的波形質(zhì)量劣化。例如，圖21示出當(dāng)設(shè)置芯片電阻器RS_CA(實(shí)線信號(hào)波形)時(shí)和當(dāng)沒(méi)有設(shè)置芯片電阻器RS_CA時(shí)(虛線信號(hào)波形)彼此區(qū)別開(kāi)的靠近控制裝置2的位置處的命令/地址信號(hào)分支布線的信號(hào)波形和遠(yuǎn)離控制裝置2的位置處的命令/地址信號(hào)分支布線的信號(hào)波形。在圖21中清楚的是，在兩種情況下，當(dāng)設(shè)置芯片電阻器RS_CA時(shí)，可以抑制反射效果。
[0174]當(dāng)iXj個(gè)存儲(chǔ)器裝置是遵照J(rèn)EDEC標(biāo)準(zhǔn)的半導(dǎo)體存儲(chǔ)器裝置(諸如，DDR3-SDRAM)時(shí)，外部端子的映射被標(biāo)準(zhǔn)化，使得控制信號(hào)端子布置在裝置的中心部分處，數(shù)據(jù)系統(tǒng)端子布置在裝置的一側(cè)，以及命令/地址信號(hào)端子布置在裝置的另一側(cè)。在這種情況下，命令/地址端子聚集在存儲(chǔ)器裝置的一側(cè)，因此可以認(rèn)為，與命令/地址端子連接的命令/地址信號(hào)分支布線CALsb的所有分支點(diǎn)PSBcan和PSBcaf常常不能被布置成在靠近命令/地址端子的地方與存儲(chǔ)器裝置重疊。此外，假設(shè)定義命令/地址信號(hào)的周期的時(shí)鐘信號(hào)(CK)和用于存儲(chǔ)器裝置的激活控制的控制系統(tǒng)信號(hào)(CS)是與命令/地址信號(hào)的所有位的效用相關(guān)的信號(hào)，因此認(rèn)為在飛越拓?fù)渲校紤]盡可能多地縮短對(duì)應(yīng)于這種信號(hào)的分支布線CALsb是有用的。從這個(gè)意義上來(lái)看，優(yōu)選地，允許對(duì)應(yīng)于命令/地址信號(hào)的命令/地址信號(hào)分支布線CALsb中的全部或全部長(zhǎng)并且通過(guò)芯片電阻器RS_CA解決由此造成的問(wèn)題，因此可以可靠地增強(qiáng)對(duì)存儲(chǔ)器裝置的高速訪問(wèn)性能。
[0175]此外，另一個(gè)原因是，短線布線的長(zhǎng)度變長(zhǎng)。也就是說(shuō)，從減小電子裝置的大小的觀點(diǎn)看，傾向要減小安裝基板的大小，因此大容量存儲(chǔ)器被用作存儲(chǔ)器裝置并且存儲(chǔ)器裝置不僅安裝在安裝基板的一側(cè)，而且安裝在安裝基板的兩側(cè)。在這種情形下，當(dāng)嘗試提高控制裝置和存儲(chǔ)器裝置之間的接口信號(hào)的波形質(zhì)量并且執(zhí)行高速操作時(shí)，作為控制裝置和存儲(chǔ)器裝置之間的布線拓?fù)?，使用飛越結(jié)構(gòu)的布線拓?fù)涮娲鶷分支結(jié)構(gòu)的布線拓?fù)浔灰暈槭怯星巴镜摹Ｈ欢?，通過(guò)這樣做，從主布線分支出的短線布線的長(zhǎng)度(從分支點(diǎn)(通孔)到各個(gè)存儲(chǔ)器芯片的外部端子的長(zhǎng)度)變長(zhǎng)。這樣的原因是因?yàn)橹T如組合基板的多層布線結(jié)構(gòu)的安裝基板的厚度大于用于DIMM的插入物的厚度，因此形成在安裝基板中的通孔的直徑變大并且所有通孔不能布置(形成)為在存儲(chǔ)器裝置的外部端子附近。具體地講，安裝基板的厚度(例如，1.6_)大于用于DIMM中使用的插入物的厚度，因此用于在安裝板中形成通孔中使用的鉆孔的直徑(例如，0.3mm)必須大于用于DMM的插入物的鉆孔的直徑(例如，0.1mm)。結(jié)果，形成的通孔的直徑大，因此通孔不能被布置在半導(dǎo)體組件安裝區(qū)域內(nèi)。因此，產(chǎn)生與設(shè)置在半導(dǎo)體組件安裝區(qū)域外部的通孔中形成的穿通布線(通孔布線)連接的長(zhǎng)分支布線(短線布線)，并且假設(shè)長(zhǎng)分支布線變成使信號(hào)質(zhì)量降低的原因?？梢酝ㄟ^(guò)將短線電阻器插入長(zhǎng)分支布線CALsb中的每個(gè)中，抑制長(zhǎng)分支布線CALsb中的信號(hào)波形的劣化。
[0176][2]以飛越模式與存儲(chǔ)器裝置連接的時(shí)鐘信號(hào)布線的分支點(diǎn)不在存儲(chǔ)器裝置的安裝區(qū)域外部并且時(shí)鐘信號(hào)布線的分支布線不期望地長(zhǎng)，因此時(shí)鐘信號(hào)布線的信號(hào)反射效果是可忽略水平并且不必插入芯片電阻器。相反地，當(dāng)以與命令/地址信號(hào)相同的方式，時(shí)鐘信號(hào)主布線的分支點(diǎn)位于沒(méi)有重疊存儲(chǔ)器裝置的區(qū)域中時(shí)，可以將芯片電阻器插入與分支點(diǎn)連接的時(shí)鐘信號(hào)分支布線的中途是足夠的。
[0177][3]抑制了命令/地址信號(hào)的波形質(zhì)量劣化，因此不需要命令/地址信號(hào)的確定周期延長(zhǎng)至?xí)r鐘信號(hào)的多個(gè)周期，并且可以與時(shí)鐘信號(hào)的周期同步地輸出命令/地址信號(hào)，這適合于對(duì)存儲(chǔ)器裝置的高速訪問(wèn)。
[0178][4]以飛越模式與存儲(chǔ)器裝置連接的控制信號(hào)布線的分支點(diǎn)不在存儲(chǔ)器裝置的安裝區(qū)域外部并且時(shí)鐘信號(hào)布線的分支布線不期望地長(zhǎng)，因此控制信號(hào)布線的信號(hào)反射效果是可忽略水平并且不必插入芯片電阻器。相反地，當(dāng)以與命令/地址信號(hào)相同的方式，控制信號(hào)主布線的分支點(diǎn)位于沒(méi)有重疊存儲(chǔ)器裝置的區(qū)域中時(shí)，可以將芯片電阻器插入與分支點(diǎn)連接的控制信號(hào)分支布線的中途是足夠的。
[0179][5]數(shù)據(jù)系統(tǒng)布線包括數(shù)據(jù)系統(tǒng)信號(hào)主布線DTLmn和在數(shù)據(jù)系統(tǒng)信號(hào)主布線的數(shù)據(jù)系統(tǒng)信號(hào)分支點(diǎn)PSBd (數(shù)據(jù)系統(tǒng)信號(hào)路徑的分支點(diǎn))處分支出的兩個(gè)數(shù)據(jù)系統(tǒng)信號(hào)分支布線DTLsb，對(duì)于同一列中的各個(gè)存儲(chǔ)器裝置，數(shù)據(jù)系統(tǒng)信號(hào)主布線DTLmn是單獨(dú)的，而對(duì)于兩列之間的各個(gè)對(duì)應(yīng)存儲(chǔ)器裝置，數(shù)據(jù)系統(tǒng)信號(hào)主布線DTLmn是公共設(shè)置的。此時(shí)，控制裝置2可以通過(guò)執(zhí)行在控制裝置2和通過(guò)芯片選擇信號(hào)CS激活的列中的存儲(chǔ)器裝置之間的數(shù)據(jù)輸入或輸出，單獨(dú)地執(zhí)行控制裝置2和各列的存儲(chǔ)器裝置之間的數(shù)據(jù)輸入/輸出。對(duì)于同一列中的多個(gè)存儲(chǔ)器裝置，的命令/地址信號(hào)和時(shí)鐘信號(hào)被輸入有相位差。這是因?yàn)?，供?yīng)信號(hào)的路徑具有飛越拓?fù)洹?shù)據(jù)系統(tǒng)布線單獨(dú)連接到同一列中的各個(gè)存儲(chǔ)器裝置，因此數(shù)據(jù)系統(tǒng)信號(hào)在從控制裝置2輸出到同一列中的存儲(chǔ)器裝置的輸出時(shí)序中，形成命令/地址信號(hào)和時(shí)鐘信號(hào)中包括的相位差。對(duì)于其中同一列中的存儲(chǔ)器裝置輸出讀取數(shù)據(jù)的情況，同樣適用。因此，數(shù)據(jù)輸出時(shí)序根據(jù)相位差發(fā)生偏差，因此可以防止輸出緩沖器的輸出操作造成的電源噪聲太大。
[0180][6]如圖1中所示，在飛越拓?fù)渲?，分支點(diǎn)PSBcaf之間的最大距離(也就是說(shuō)，例如，控制裝置2的近端側(cè)(存儲(chǔ)器裝置11 一側(cè))處的分支點(diǎn)PSBcaf和控制裝置2的遠(yuǎn)端側(cè)(存儲(chǔ)器裝置17 —側(cè))處的分支點(diǎn)PSBcaf之間的距離)被設(shè)置成比控制裝置2和第一級(jí)分支點(diǎn)PSBcaf之間的距離長(zhǎng)。這是因?yàn)?，存?chǔ)器裝置不是使用像DIMM —樣的插座的安裝形式，而是存儲(chǔ)器是其中通過(guò)平面堆疊存儲(chǔ)器裝置11至18將存儲(chǔ)器裝置直接安裝在安裝基板3上的安裝形式。即使當(dāng)由于這種安裝形式的飛越拓?fù)鋵?dǎo)致如上所述的命令/地址信號(hào)的布線長(zhǎng)度之間的關(guān)系時(shí)，也通過(guò)短線電阻器解決長(zhǎng)分支布線造成的缺點(diǎn)。
[0181]修改形式
[0182]本發(fā)明不限于以上實(shí)施例，但毫無(wú)疑問(wèn)，在不脫離本發(fā)明主旨的范圍內(nèi)，各種修改是可能的。
[0183]修改I
[0184]例如，盡管在以上實(shí)施例中已經(jīng)描述了組裝各個(gè)半導(dǎo)體組件然后將半導(dǎo)體組件安裝在安裝基板上方，但可以準(zhǔn)備已經(jīng)完成的半導(dǎo)體組件。
[0185]修改2
[0186]另外，盡管在以上實(shí)施例中已經(jīng)描述了命令/地址信號(hào)布線主要鋪設(shè)在具有多布線層結(jié)構(gòu)的安裝基板中的第三布線層(內(nèi)部布線層)中，但不限于第三層，而是命令/地址信號(hào)布線可以鋪設(shè)在任何內(nèi)部布線層中(例如，第六層中)的各個(gè)存儲(chǔ)器裝置的附近。
[0187]修改3
[0188]此外，通過(guò)飛越拓?fù)浒惭b在安裝基板上的存儲(chǔ)器裝置不限于DDR3-SDRAM，但是存儲(chǔ)器裝置可以是具有另一種構(gòu)造的存儲(chǔ)器，此外，存儲(chǔ)器裝置可以是另一個(gè)半導(dǎo)體組件。
[0189]修改4
[0190]另外，控制裝置不限于微計(jì)算機(jī)，而是可以是合適的片上系統(tǒng)數(shù)據(jù)處理裝置、存儲(chǔ)器控制裝置等。
[0191]修改5
[0192]i X j個(gè)存儲(chǔ)器裝置不限于兩列八個(gè)存儲(chǔ)器裝置。可以根據(jù)控制裝置的存儲(chǔ)器控制功能適當(dāng)?shù)馗淖兞袛?shù)和一列中存儲(chǔ)器裝置的數(shù)量。
[0193]修改6
[0194]其中芯片電阻器被作為短線電阻器插入其分支布線中的信號(hào)線的類型不限于地址/命令信號(hào)線。信號(hào)線的類型可以是具有飛越拓?fù)涞姆种c(diǎn)的任何類型的信號(hào)線，所述分支點(diǎn)遠(yuǎn)離在半導(dǎo)體組件的前表面和后表面上彼此重疊的位置。
[0195]修改7
[0196]此外，可以在不脫離以上實(shí)施例中描述的技術(shù)思路的主旨的范圍內(nèi)，組合和應(yīng)用這些修改。
【權(quán)利要求】
1.一種電子裝置，所述電子裝置包括: 安裝基板； 第一半導(dǎo)體組件，所述第一半導(dǎo)體組件包括第一半導(dǎo)體芯片并且被安裝在所述安裝基板的第一半導(dǎo)體組件安裝區(qū)域上，所述第一半導(dǎo)體芯片與時(shí)鐘信號(hào)同步地操作； 第二半導(dǎo)體組件，所述第二半導(dǎo)體組件包括第二半導(dǎo)體芯片并且被安裝在所述安裝基板的第二半導(dǎo)體組件安裝區(qū)域上，所述第二半導(dǎo)體芯片與時(shí)鐘信號(hào)同步地操作，所述第二半導(dǎo)體組件安裝區(qū)域相鄰于所述第一半導(dǎo)體組件安裝區(qū)域；以及 第三半導(dǎo)體組件，所述第三半導(dǎo)體組件包括第三半導(dǎo)體芯片并且被安裝在所述安裝基板的第三半導(dǎo)體組件安裝區(qū)域上，所述第三半導(dǎo)體芯片用于控制所述第一半導(dǎo)體芯片和所述第二半導(dǎo)體芯片，所述第三半導(dǎo)體組件安裝區(qū)域相鄰于所述第一半導(dǎo)體組件安裝區(qū)域和所述第二半導(dǎo)體組件安裝區(qū)域， 其中，所述第三半導(dǎo)體組件經(jīng)由主布線和第一分支布線以及所述主布線和第二分支布線而分別電連接到所述第一半導(dǎo)體組件和所述第二半導(dǎo)體組件，所述主布線設(shè)置在所述安裝基板上，所述第一分支布線是在所述主布線的第一分支點(diǎn)處從所述主布線分支出的，所述第二分支布線是在所述主布線的第二分支點(diǎn)處從所述主布線分支出的， 所述第一分支點(diǎn)和所述第二分支點(diǎn)被分別布置在所述第一半導(dǎo)體組件安裝區(qū)域以及所述第二半導(dǎo)體組件安裝區(qū)域的外部，以及 第一芯片電阻器和第二芯片電阻器分別與所述第一分支布線和所述第二分支布線串聯(lián)連接。
2.根據(jù)權(quán)利要求1所述的電子裝置， 其中，所述第一半導(dǎo)體組件和所述第二半導(dǎo)體組件是與時(shí)鐘信號(hào)同步操作的第一存儲(chǔ)器裝置和第二存儲(chǔ)器裝置，以及 其中，所述第三半導(dǎo)體組件是用于控制所述第一存儲(chǔ)器裝置和所述第二存儲(chǔ)器裝置的控制裝置。
3.根據(jù)權(quán)利要求2所述的電子裝置，其中， 所述主布線是命令/地址信號(hào)主布線，以及 所述分支布線是命令/地址信號(hào)分支布線。
4.根據(jù)權(quán)利要求3所述的電子裝置，其中， 經(jīng)由時(shí)鐘信號(hào)主布線和時(shí)鐘信號(hào)分支布線，從所述控制裝置向所述第一存儲(chǔ)器裝置和所述第二存儲(chǔ)器裝置供應(yīng)時(shí)鐘信號(hào)，所述時(shí)鐘信號(hào)主布線設(shè)置在所述安裝基板上，所述時(shí)鐘信號(hào)分支布線是分別在所述時(shí)鐘信號(hào)主布線的第一分支點(diǎn)和第二分支點(diǎn)處從所述時(shí)鐘信號(hào)主布線分支出的。
5.根據(jù)權(quán)利要求4所述的電子裝置，其中， 對(duì)于要被輸出到所述時(shí)鐘信號(hào)主布線的所述時(shí)鐘信號(hào)的每個(gè)周期，所述控制裝置將命令/地址信號(hào)輸出至所述命令/地址信號(hào)主布線。
6.根據(jù)權(quán)利要求3所述的電子裝置，其中， 經(jīng)由控制信號(hào)主布線和控制信號(hào)分支布線，從所述控制裝置向所述第一存儲(chǔ)器裝置和所述第二存儲(chǔ)器裝置供應(yīng)控制信號(hào)，所述控制信號(hào)主布線設(shè)置在所述安裝基板上，所述控制信號(hào)分支布線是分別在所述控制信號(hào)主布線的第一分支點(diǎn)和第二分支點(diǎn)處從所述控制信號(hào)主布線分支出的。
7.根據(jù)權(quán)利要求5所述的電子裝置，其中， 所述安裝基板包括用于將所述控制裝置連接到所述第一存儲(chǔ)器裝置的第一數(shù)據(jù)系統(tǒng)布線，和用于將所述控制裝置連接到所述第二存儲(chǔ)器裝置的第二數(shù)據(jù)系統(tǒng)布線，以及 其中，所述控制裝置執(zhí)行在所述控制裝置與通過(guò)所述控制信號(hào)所激活的所述第一存儲(chǔ)器裝置以及所述第二存儲(chǔ)器裝置之間的數(shù)據(jù)輸入或輸出。
8.根據(jù)權(quán)利要求1所述的電子裝置，其中， 從所述第一分支點(diǎn)到所述第二分支點(diǎn)的布線長(zhǎng)度比從所述控制裝置到所述第一分支點(diǎn)的布線長(zhǎng)度長(zhǎng)。
9.一種電子裝置，所述電子裝置包括: 安裝基板； i X j個(gè)第一半導(dǎo)體組件，每個(gè)所述第一半導(dǎo)體組件具有第一半導(dǎo)體芯片并且分別被安裝在iXj個(gè)器件安裝區(qū)域中的每個(gè)器件安裝區(qū)域上，所述第一半導(dǎo)體芯片與時(shí)鐘信號(hào)同步地操作，I是大于或等于2的整數(shù)，j是正整數(shù)，j ( i，以及 第二半導(dǎo)體組件，所述第二半導(dǎo)體組件包括第二半導(dǎo)體芯片并且被安裝在所述安裝基板上方的相鄰于所述器件安裝區(qū)域的區(qū)域上，所述第二半導(dǎo)體芯片控制iXj個(gè)第一半導(dǎo)體組件(存儲(chǔ)器裝置)， 其中，作為用于將所述第二半導(dǎo)體組件與所述iXj個(gè)第一半導(dǎo)體組件電連接的多個(gè)第一信號(hào)路徑，所述安裝基板包括多個(gè)第一信號(hào)主布線和第一信號(hào)分支布線，所述第一信號(hào)分支布線是在每個(gè)所述第一信號(hào)主布線(命令/地址信號(hào)布線)的i個(gè)分支點(diǎn)處分支出的， 其中，所述i個(gè)分支點(diǎn)中的全部或者一部分的分支點(diǎn)被布置在所述安裝基板中的器件安裝區(qū)域的外部，以及 其中，在從所述全部或者一部分的分支點(diǎn)所分支出的第一信號(hào)分支布線的中途，串聯(lián)連接有芯片電阻器。
10.根據(jù)權(quán)利要求9所述的電子裝置， 其中，所述第一半導(dǎo)體組件是與時(shí)鐘信號(hào)同步操作的存儲(chǔ)器裝置，以及 其中，所述第二半導(dǎo)體組件是能夠控制所述存儲(chǔ)器裝置的控制裝置。
11.根據(jù)權(quán)利要求10所述的電子裝置， 其中，所述第一信號(hào)主布線是命令/地址信號(hào)主布線，以及 其中，所述第一信號(hào)分支布線是命令/地址信號(hào)分支布線。
12.根據(jù)權(quán)利要求11所述的電子裝置，其中， 所述控制裝置控制所述iXj個(gè)存儲(chǔ)器裝置，作為以i個(gè)模塊為單元的j列存儲(chǔ)器模塊。
13.根據(jù)權(quán)利要求12所述的電子裝置， 其中，作為用于將所述控制裝置與所述iXj個(gè)存儲(chǔ)器裝置電連接的多個(gè)第二信號(hào)路徑，所述安裝基板包括時(shí)鐘信號(hào)主布線和時(shí)鐘信號(hào)分支布線，所述時(shí)鐘信號(hào)分支布線是在所述時(shí)鐘信號(hào)主布線的i個(gè)分支點(diǎn)處分支出的，以及 其中，所述時(shí)鐘信號(hào)主布線的i個(gè)分支點(diǎn)被布置在所述安裝基板中的與所述器件安裝區(qū)域重疊的位置處。
14.根據(jù)權(quán)利要求13所述的電子裝置，其中， 對(duì)于要被輸出到所述時(shí)鐘信號(hào)主布線的所述時(shí)鐘信號(hào)的每個(gè)周期，所述控制裝置向所述命令/地址信號(hào)主布線輸出命令/地址信號(hào)。
15.根據(jù)權(quán)利要求13所述的電子裝置， 其中，作為用于將所述控制裝置與所述iXj個(gè)存儲(chǔ)器裝置電連接的多個(gè)第三信號(hào)路徑，所述安裝基板包括控制信號(hào)主布線和控制信號(hào)分支布線，所述控制信號(hào)主布線對(duì)于屬于同一列的i個(gè)存儲(chǔ)器裝置的各個(gè)集合而設(shè)置在所述安裝基板上，所述控制信號(hào)分支布線是在所述控制信號(hào)主布線的i個(gè)控制信號(hào)分支點(diǎn)處分支出的，以及 其中，所述控制裝置將控制信號(hào)輸出到對(duì)于屬于同一列的所述i個(gè)存儲(chǔ)器裝置的各個(gè)集合的控制信號(hào)主布線。
16.根據(jù)權(quán)利要求15所述的電子裝置， 其中，作為用于將所述控制裝置與iXj個(gè)存儲(chǔ)器裝置電連接的多個(gè)第四信號(hào)路徑，所述安裝基板包括數(shù)據(jù)系統(tǒng)信號(hào)主布線和j個(gè)數(shù)據(jù)系統(tǒng)信號(hào)分支布線，所述數(shù)據(jù)系統(tǒng)信號(hào)主布線對(duì)于同一列中的各個(gè)存儲(chǔ)器裝置是單獨(dú)地并且對(duì)于j列之間的各個(gè)對(duì)應(yīng)存儲(chǔ)器裝置是公共地設(shè)置的，所述j個(gè)數(shù)據(jù)系統(tǒng)信號(hào)分支布線是在數(shù)據(jù)系統(tǒng)信號(hào)分支點(diǎn)處從所述數(shù)據(jù)系統(tǒng)信號(hào)主布線分支出的，以及 其中，所述控制裝置執(zhí)行在所述控制裝置和通過(guò)所述控制信號(hào)所激活的列中的存儲(chǔ)器裝置之間的數(shù)據(jù)輸入或輸出。
【文檔編號(hào)】G06F12/00GK104346281SQ201410392106
【公開(kāi)日】2015年2月11日 申請(qǐng)日期:2014年8月11日 優(yōu)先權(quán)日:2013年8月9日
【發(fā)明者】林亨, 諏訪元大 申請(qǐng)人:瑞薩電子株式會(huì)社