一種控制基于x86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡的制作方法
【專利摘要】本發(fā)明公開了一種控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡，所述板卡具體包括：第一器件、第二器件、組合邏輯以及橋芯片；其中：所述第一器件，用于向所述組合邏輯輸出第一信號(hào)；所述第二器件，用于向所述組合邏輯輸出第二信號(hào)；所述組合邏輯，用于接收第一信號(hào)和第二信號(hào)，并利用所述第一信號(hào)和所述第二信號(hào)生成第三信號(hào)，并將所述第三信號(hào)輸出給所述橋芯片；所述橋芯片，用于接收來自所述組合邏輯的第三信號(hào)，并在收到所述第三信號(hào)之后，輸出后級(jí)上電控制信號(hào)，以觸發(fā)所述板卡的上電。本發(fā)明實(shí)施例中，利用板卡上的硬件資源向橋芯片提供PWRBTN信號(hào)，使板卡能夠自動(dòng)正常上電，提高系統(tǒng)運(yùn)行可靠性，節(jié)約板卡PCB資源，節(jié)約人力資源。
【專利說明】—種控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信【技術(shù)領(lǐng)域】，尤其涉及一種控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡。

【背景技術(shù)】
[0002]基于X86(—種指令集)系統(tǒng)架構(gòu)開發(fā)的板卡對(duì)上電具有嚴(yán)格要求，需要經(jīng)歷兩個(gè)步驟:第一步是Standby (等待)電源供電，這一步驟在外部電源輸入后自動(dòng)完成。第二步是后級(jí)電源供電，即Standby電源之外的其它電源供電，這一步需要向南橋提供PffRBTN(Power button,電源按鍵)信號(hào)，觸發(fā)南橋輸出后級(jí)上電控制信號(hào)，從而控制板卡上電，并開始引導(dǎo)系統(tǒng)及板卡初始化。
[0003]現(xiàn)有技術(shù)中，通過人工或軟件方式向南橋提供PWRBTN信號(hào)。但在某些應(yīng)用場(chǎng)景中，人工或軟件等方式無法向南橋提供PWRBTN信號(hào)，從而導(dǎo)致南橋無法輸出后級(jí)上電控制信號(hào)，導(dǎo)致無法控制板卡上電，即板卡無法正常上電，對(duì)板卡及整個(gè)系統(tǒng)都會(huì)造成嚴(yán)重影響，嚴(yán)重影響整個(gè)系統(tǒng)的可靠運(yùn)行。


【發(fā)明內(nèi)容】

[0004]本發(fā)明實(shí)施例提供一種控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡，以通過硬件資源向橋芯片提供PWRBTN信號(hào)，使得板卡能夠自動(dòng)正常上電，提高系統(tǒng)運(yùn)行的可靠性。
[0005]本發(fā)明實(shí)施例提供一種控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡，所述板卡具體包括:第一器件、第二器件、組合邏輯以及橋芯片；其中:
[0006]所述第一器件，用于向所述組合邏輯輸出第一信號(hào)；
[0007]所述第二器件，用于向所述組合邏輯輸出第二信號(hào)；
[0008]所述組合邏輯，用于接收第一信號(hào)和第二信號(hào)，并利用所述第一信號(hào)和所述第二信號(hào)生成第三信號(hào)，并將所述第三信號(hào)輸出給所述橋芯片；
[0009]所述橋芯片，用于接收來自所述組合邏輯的第三信號(hào)，并在收到所述第三信號(hào)之后，輸出后級(jí)上電控制信號(hào)，以觸發(fā)所述板卡的上電。
[0010]所述第一器件,具體用于監(jiān)控Standby電源的供電情況；當(dāng)未監(jiān)控到所述Standby電源正常供電時(shí)，則向所述組合邏輯輸出低電平的信號(hào)；當(dāng)監(jiān)控到所述Standby電源正常供電時(shí)，則向所述組合邏輯輸出高電平的第一信號(hào)；
[0011]所述第二器件,具體用于監(jiān)控Standby電源的供電情況；當(dāng)未監(jiān)控到所述Standby電源正常供電時(shí)，則向所述組合邏輯輸出低電平的信號(hào)；當(dāng)監(jiān)控到所述Standby電源正常供電時(shí)，則向所述組合邏輯輸出高電平的第二信號(hào)。
[0012]優(yōu)選地，本發(fā)明實(shí)施例中，所述板卡還包括第一電容和第二電容，所述第一電容與第一器件連接，所述第二電容與第二器件連接；
[0013]所述第一電容，用于使所述第一器件在延時(shí)第一時(shí)間之后向所述組合邏輯輸出所述第一信號(hào)；所述第二電容，用于使所述第二器件在延時(shí)第二時(shí)間之后向所述組合邏輯輸出所述第二信號(hào)；其中，所述第一電容的電容值與所述第二電容的電容值不同，且所述第一時(shí)間與所述第二時(shí)間不同。
[0014]優(yōu)選地，本發(fā)明實(shí)施例中，所述第一器件包括所述板卡上的集成電路IC芯片，所述第二器件包括所述板卡上的IC芯片。
[0015]優(yōu)選地，本發(fā)明實(shí)施例中，所述組合邏輯具體包括:第一三極管、第二三極管和與門電路；其中，所述第一三極管，用于接收所述第二信號(hào)，并利用所述第二信號(hào)生成第四信號(hào)，并將所述第四信號(hào)輸出給所述與門電路；所述與門電路，用于接收所述第一信號(hào)和所述第四信號(hào)，并利用所述第一信號(hào)和所述第四信號(hào)生成第五信號(hào)，并將所述第五信號(hào)輸出給所述第二三極管；所述第二三極管，用于接收所述第五信號(hào)，并利用所述第五信號(hào)生成所述第三信號(hào)，并將所述第三信號(hào)輸出給所述橋芯片。
[0016]優(yōu)選地，本發(fā)明實(shí)施例中，所述第一三極管，具體用于對(duì)所述第二信號(hào)進(jìn)行反相處理，得到所述第四信號(hào)；所述與門電路，具體用于對(duì)所述第一信號(hào)和所述第四信號(hào)進(jìn)行與處理，得到所述第五信號(hào)；所述第二三極管，具體用于對(duì)所述第五信號(hào)進(jìn)行反相處理，得到所述第二信號(hào)。
[0017]優(yōu)選地，本發(fā)明實(shí)施例中，所述第三信號(hào)具體為電源按鍵PWRBTN信號(hào)，且所述PWRBTN信號(hào)為低電平有效。
[0018]優(yōu)選地，本發(fā)明實(shí)施例中，所述PWRBTN信號(hào)的低電平保持時(shí)間T大于16ms，且所述低電平保持時(shí)間T小于4s。
[0019]優(yōu)選地，本發(fā)明實(shí)施例中，所述第一信號(hào)與所述第二信號(hào)的上升沿之間的時(shí)間差，滿足所述低電平保持時(shí)間T的要求。
[0020]優(yōu)選地，本發(fā)明實(shí)施例中，當(dāng)北橋芯片與南橋芯片分開部署時(shí)，則所述橋芯片具體為所述南橋芯片；當(dāng)北橋芯片與南橋芯片部署在同一南北橋芯片時(shí)，則所述橋芯片具體為所述南北橋芯片。
[0021]與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例至少具有以下優(yōu)點(diǎn):本發(fā)明實(shí)施例中，提供基于X86系統(tǒng)架構(gòu)的能夠自動(dòng)上電的板卡，利用板卡上的硬件資源向橋芯片提供PWRBTN信號(hào)，使板卡能夠自動(dòng)正常上電，提高系統(tǒng)運(yùn)行的可靠性，避免人工或軟件等方式無法向橋芯片提供PWRBTN信號(hào)，導(dǎo)致橋芯片無法輸出后級(jí)上電控制信號(hào)，導(dǎo)致無法控制板卡上電，嚴(yán)重影響整個(gè)系統(tǒng)的可靠運(yùn)行等問題。上述方式無需額外增加器件種類，節(jié)約板卡的PCB (Printed Circuit Board,印制電路板)資源,且自動(dòng)上電過程中無需人工干預(yù),節(jié)約人力資源。

【專利附圖】

【附圖說明】
[0022]為了更加清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)本發(fā)明實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)本發(fā)明實(shí)施例的這些附圖獲得其它的附圖。
[0023]圖1是本發(fā)明實(shí)施例一提供的一種控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡的結(jié)構(gòu)不意圖；
[0024]圖2是本發(fā)明實(shí)施例一中提出的組合邏輯的結(jié)構(gòu)示意圖；
[0025]圖3是本發(fā)明實(shí)施例一中提出的輸入的PWRBTN信號(hào)的波形示意圖；
[0026]圖4是本發(fā)明實(shí)施例一中提出的組合邏輯處理時(shí)的各信號(hào)的波形示意圖。

【具體實(shí)施方式】
[0027]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0028]實(shí)施例一
[0029]針對(duì)現(xiàn)有技術(shù)中存在的問題，本發(fā)明實(shí)施例一提供一種控制基于X86(X86是由Intel推出的一種復(fù)雜指令集，用于控制芯片的運(yùn)行的程序)系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡。其中，該控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡能夠自動(dòng)上電，且控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡可以廣泛應(yīng)用于通信領(lǐng)域、行業(yè)應(yīng)用中的基于X86系統(tǒng)架構(gòu)的單板上。如圖1所示，為本發(fā)明實(shí)施例中控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡的結(jié)構(gòu)示意圖。
[0030]本發(fā)明實(shí)施例中，控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡具體包括但不限于:第一器件、第二器件、組合邏輯以及橋芯片。其中，第一器件具體包括但不限于板卡上的ICdntegrated Circuit,集成電路)芯片,例如TPS3808系列芯片；第二器件具體包括但不限于板卡上的IC芯片，例如TPS3808系列芯片。進(jìn)一步的，對(duì)于X86系統(tǒng)架構(gòu)，一般采用中央處理器+北橋芯片+南橋芯片的組成結(jié)構(gòu)，當(dāng)北橋芯片與南橋芯片分開部署時(shí)，則橋芯片具體為南橋芯片；當(dāng)北橋芯片與南橋芯片部署在同一南北橋芯片時(shí)，則橋芯片具體為南北橋芯片。
[0031]本發(fā)明實(shí)施例中，第一器件，用于向組合邏輯輸出第一信號(hào)。進(jìn)一步的，第一器件，具體用于監(jiān)控Standby電源的供電情況；當(dāng)未監(jiān)控到Standby電源正常供電時(shí)，則第一器件向組合邏輯輸出低電平的信號(hào)；當(dāng)監(jiān)控到Standby電源正常供電時(shí)，則第一器件向組合邏輯輸出高電平的第一信號(hào)。進(jìn)一步的，板卡上還可以包括第一電容，該第一電容與上述第一器件連接，且該第一電容，用于使第一器件在延時(shí)第一時(shí)間之后向組合邏輯輸出第一信號(hào)。
[0032]本發(fā)明實(shí)施例中，第二器件，用于向組合邏輯輸出第二信號(hào)。進(jìn)一步的，第二器件，具體用于監(jiān)控Standby電源的供電情況；當(dāng)未監(jiān)控到Standby電源正常供電時(shí)，則第二器件向組合邏輯輸出低電平的信號(hào)；當(dāng)監(jiān)控到Standby電源正常供電時(shí)，則第二器件向組合邏輯輸出高電平的第二信號(hào)。進(jìn)一步的，板卡上還可以包括第二電容，該第二電容與上述第二器件連接，且該第二電容，用于使第二器件在延時(shí)第二時(shí)間之后向組合邏輯輸出第二信號(hào)。
[0033]本發(fā)明實(shí)施例中，第一電容的電容值與第二電容的電容值不同，且第一時(shí)間與第二時(shí)間不同。假設(shè)第一時(shí)間小于第二時(shí)間，則第二器件向組合邏輯輸出的第二信號(hào)相對(duì)于第一器件向組合邏輯輸出的第一信號(hào)，具有一定延時(shí)。
[0034]如圖1所示，第一器件和第二器件通過監(jiān)控第一級(jí)Standby電源的輸入，來輸出相應(yīng)信號(hào)。第一電容Cl配置第一器件的輸出延時(shí),第二電容C2配置第二器件的輸出延時(shí)。本發(fā)明實(shí)施例中，第一器件和第二器件在芯片自身工作電源正常后，會(huì)保持低電平輸出信號(hào)，即第一器件向組合邏輯輸出低電平的信號(hào)，第二器件向組合邏輯輸出低電平的信號(hào)。當(dāng)輸入的用于監(jiān)控Standby電源供電正常后,第一器件和第二器件會(huì)分別在延時(shí)后輸出高電平，而延時(shí)的時(shí)間由電容決定；即，第一器件在延時(shí)第一時(shí)間之后向組合邏輯輸出高電平的第一信號(hào)，延時(shí)的第一時(shí)間由第一電容決定；第二器件在延時(shí)第二時(shí)間之后向組合邏輯輸出高電平的第二信號(hào)，延時(shí)的第二時(shí)間由第二電容決定。
[0035]在上述處理過程中，將第一信號(hào)定位為P_0UT信號(hào)，將第二信號(hào)定位為P_0UT_DELAY信號(hào)，P_0UT_DELAY信號(hào)相對(duì)于P_0UT信號(hào)有一定延時(shí)。
[0036]本發(fā)明實(shí)施例中，組合邏輯，用于接收第一信號(hào)(P_0UT信號(hào))和第二信號(hào)(P_0UT_DELAY信號(hào))，并利用第一信號(hào)和第二信號(hào)生成第三信號(hào)，并將第三信號(hào)輸出給橋芯片。進(jìn)一步的，橋芯片，用于接收來自組合邏輯的第三信號(hào)，并在收到第三信號(hào)之后，輸出后級(jí)上電控制信號(hào)，以觸發(fā)板卡的上電。其中，第三信號(hào)具體為PWRBTN信號(hào)，且PWRBTN信號(hào)為低電平有效。
[0037]如圖2所示，為本發(fā)明實(shí)施例中提出的組合邏輯的結(jié)構(gòu)示意圖，組合邏輯具體包括:第一三極管、第二三極管和與門電路。其中，第一三極管，用于接收第二信號(hào)，并利用第二信號(hào)生成第四信號(hào)，并將第四信號(hào)輸出給與門電路。與門電路，用于接收第一信號(hào)和第四信號(hào)，并利用第一信號(hào)和第四信號(hào)生成第五信號(hào)，并將第五信號(hào)輸出給第二三極管。第二三極管，用于接收第五信號(hào)，并利用第五信號(hào)生成第三信號(hào)，并將第三信號(hào)輸出給橋芯片。進(jìn)一步的，第一三極管，具體用于對(duì)第二信號(hào)進(jìn)行反相處理，以得到第四信號(hào)。與門電路，具體用于對(duì)第一信號(hào)和第四信號(hào)進(jìn)行與處理，以得到第五信號(hào)。第二三極管，具體用于對(duì)第五信號(hào)進(jìn)行反相處理，以得到第三信號(hào)。
[0038]本發(fā)明實(shí)施例中，PWRBTN信號(hào)(第三信號(hào))的低電平保持時(shí)間T大于16ms,且低電平保持時(shí)間T小于4s。進(jìn)一步的，通過對(duì)電源的監(jiān)控和延時(shí)控制，在硬件上實(shí)現(xiàn)滿足要求的自動(dòng)上電控制信號(hào)，基于此，第一信號(hào)(P_0UT信號(hào))與第二信號(hào)(P_0UT_DELAY信號(hào))的上升沿之間的時(shí)間差，需要滿足低電平保持時(shí)間T的要求。如圖3所示，為輸入的PWRBTN信號(hào)的波形示意圖，P_0UT_DELAY信號(hào)和P_0UT信號(hào)上升沿之間的時(shí)間差要滿足時(shí)間T的要求，以使組合邏輯生成用于提供給橋芯片的PWRBTN信號(hào)，并向橋芯片輸入PWRBTN信號(hào)，該P(yáng)WRBTN信號(hào)為低電平有效，繼而使得橋芯片控制板卡上電。當(dāng)橋芯片收到圖1所示的組合邏輯輸入的PWRBTN信號(hào)之后，觸發(fā)后級(jí)電源上電控制信號(hào)。通常情況下，低電平保持時(shí)間為:16ms < T < 4s。
[0039]以第一信號(hào)為P_0UT信號(hào)、第二信號(hào)為P_0UT_DELAY信號(hào)、第三信號(hào)為PWRBTN_N信號(hào)、第四信號(hào)為R_P_0UT_DELAY信號(hào)、且第五信號(hào)為R_PWRBTN信號(hào)為例，則組合邏輯處理時(shí)的各信號(hào)的波形示意圖如圖4所示。
[0040]如圖4所示，第一三極管在收到P_0UT_DELAY信號(hào)后，P_0UT_DELAY信號(hào)經(jīng)過第一三極管進(jìn)行反相，得到R_P_0UT_DELAY信號(hào)。第一三極管將R_P_0UT_DELAY信號(hào)輸出給與門電路。與門電路在接收到P_0UT信號(hào)和R_P_0UT_DELAY信號(hào)之后，P_0UT信號(hào)和R_P_0UT_DELAY信號(hào)通過與門電路進(jìn)行與處理，得到R_PWRBTN信號(hào)，并將R_PWRBTN信號(hào)輸出給第二三極管。第二三極管在接收到R_PWRBTN信號(hào)之后，R_PWRBTN信號(hào)再次通過第二三極管進(jìn)行反相，得到需要輸出給橋芯片的PWRBTN_N信號(hào)。
[0041]在上述實(shí)現(xiàn)方式中，如圖2所示，組合邏輯是采用第一三極管、第二三極管和與門電路實(shí)現(xiàn)的。在實(shí)際應(yīng)用中，并不局限于采用三極管和與門電路實(shí)現(xiàn)組合邏輯，只要能夠?qū)⒌谝恍盘?hào)和第二信號(hào)轉(zhuǎn)換為第三信號(hào)的所有組合邏輯均可以作為本發(fā)明實(shí)施例的具體實(shí)現(xiàn)方式。例如，組合邏輯的實(shí)現(xiàn)也可以采用其它邏輯器件實(shí)現(xiàn)，例如74LVC125、與非門、異或門等。
[0042]綜上所述，本發(fā)明實(shí)施例中，提供基于X86系統(tǒng)架構(gòu)的能夠自動(dòng)上電的板卡，利用板卡上的硬件資源向橋芯片提供PWRBTN信號(hào)，使板卡能夠自動(dòng)正常上電，提高系統(tǒng)運(yùn)行的可靠性，避免人工或軟件等方式無法向橋芯片提供PWRBTN信號(hào)，導(dǎo)致橋芯片無法輸出后級(jí)上電控制信號(hào)，導(dǎo)致無法控制板卡上電，嚴(yán)重影響整個(gè)系統(tǒng)的可靠運(yùn)行等問題。上述方式無需額外增加器件種類，節(jié)約板卡的PCB資源，自動(dòng)上電過程中無需人工干預(yù)，節(jié)約人力資源。
[0043]通過以上的實(shí)施方式的描述，本領(lǐng)域的技術(shù)人員可以清楚地了解到本發(fā)明可借助軟件加必需的通用硬件平臺(tái)的方式來實(shí)現(xiàn)，當(dāng)然也可以通過硬件，但很多情況下前者是更佳的實(shí)施方式?；谶@樣的理解，本發(fā)明的技術(shù)方案本質(zhì)上或者說對(duì)現(xiàn)有技術(shù)做出貢獻(xiàn)的部分可以以軟件產(chǎn)品的形式體現(xiàn)出來，該計(jì)算機(jī)軟件產(chǎn)品存儲(chǔ)在一個(gè)存儲(chǔ)介質(zhì)中，包括若干指令用以使得一臺(tái)計(jì)算機(jī)設(shè)備(可以是個(gè)人計(jì)算機(jī)，服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行本發(fā)明各個(gè)實(shí)施例所述的方法。本領(lǐng)域技術(shù)人員可以理解附圖只是一個(gè)優(yōu)選實(shí)施例的示意圖，附圖中的模塊或流程并不一定是實(shí)施本發(fā)明所必須的。本領(lǐng)域技術(shù)人員可以理解實(shí)施例中的裝置中的模塊可以按照實(shí)施例描述進(jìn)行分布于實(shí)施例的裝置中，也可以進(jìn)行相應(yīng)變化位于不同于本實(shí)施例的一個(gè)或多個(gè)裝置中。上述實(shí)施例的模塊可以合并為一個(gè)模塊，也可以進(jìn)一步拆分成多個(gè)子模塊。上述本發(fā)明實(shí)施例序號(hào)僅僅為了描述，不代表實(shí)施例的優(yōu)劣。以上公開的僅為本發(fā)明的幾個(gè)具體實(shí)施例，但是，本發(fā)明并非局限于此，任何本領(lǐng)域的技術(shù)人員能思之的變化都應(yīng)落入本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種控制基于X86系統(tǒng)架構(gòu)的板卡自動(dòng)上電的板卡，其特征在于，所述板卡具體包括:第一器件、第二器件、組合邏輯以及橋芯片；其中: 所述第一器件，用于向所述組合邏輯輸出第一信號(hào)； 所述第二器件，用于向所述組合邏輯輸出第二信號(hào)； 所述組合邏輯，用于接收第一信號(hào)和第二信號(hào)，并利用所述第一信號(hào)和所述第二信號(hào)生成第三信號(hào)，并將所述第三信號(hào)輸出給所述橋芯片； 所述橋芯片，用于接收來自所述組合邏輯的第三信號(hào)，并在收到所述第三信號(hào)之后，輸出后級(jí)上電控制信號(hào)，以觸發(fā)所述板卡的上電。
2.如權(quán)利要求1所述的板卡，其特征在于， 所述第一器件，具體用于監(jiān)控Standby電源的供電情況；當(dāng)未監(jiān)控到所述Standby電源正常供電時(shí)，則向所述組合邏輯輸出低電平的信號(hào)；當(dāng)監(jiān)控到所述Standby電源正常供電時(shí)，則向所述組合邏輯輸出高電平的第一信號(hào)； 所述第二器件，具體用于監(jiān)控Standby電源的供電情況；當(dāng)未監(jiān)控到所述Standby電源正常供電時(shí)，則向所述組合邏輯輸出低電平的信號(hào)；當(dāng)監(jiān)控到所述Standby電源正常供電時(shí)，則向所述組合邏輯輸出高電平的第二信號(hào)。
3.如權(quán)利要求1所述的板卡，其特征在于，所述板卡還包括第一電容和第二電容，所述第一電容與第一器件連接，所述第二電容與第二器件連接； 所述第一電容，用于使所述第一器件在延時(shí)第一時(shí)間之后向所述組合邏輯輸出所述第一信號(hào)；所述第二電容，用于使所述第二器件在延時(shí)第二時(shí)間之后向所述組合邏輯輸出所述第二信號(hào)；其中，所述第一電容的電容值與所述第二電容的電容值不同，且所述第一時(shí)間與所述第二時(shí)間不同。
4.如權(quán)利要求1-3任一項(xiàng)所述的板卡，其特征在于，所述第一器件包括所述板卡上的集成電路IC芯片，所述第二器件包括所述板卡上的IC芯片。
5.如權(quán)利要求1所述的板卡，其特征在于，所述組合邏輯具體包括:第一三極管、第二三極管和與門電路；其中，所述第一三極管，用于接收所述第二信號(hào)，并利用所述第二信號(hào)生成第四信號(hào)，并將所述第四信號(hào)輸出給所述與門電路；所述與門電路，用于接收所述第一信號(hào)和所述第四信號(hào)，并利用所述第一信號(hào)和所述第四信號(hào)生成第五信號(hào)，并將所述第五信號(hào)輸出給所述第二三極管；所述第二三極管，用于接收所述第五信號(hào)，并利用所述第五信號(hào)生成所述第三信號(hào)，并將所述第三信號(hào)輸出給所述橋芯片。
6.如權(quán)利要求5所述的板卡，其特征在于，所述第一三極管，具體用于對(duì)所述第二信號(hào)進(jìn)行反相處理，得到所述第四信號(hào)；所述與門電路，具體用于對(duì)所述第一信號(hào)和所述第四信號(hào)進(jìn)行與處理，得到所述第五信號(hào)；所述第二三極管，具體用于對(duì)所述第五信號(hào)進(jìn)行反相處理，得到所述第三信號(hào)。
7.如權(quán)利要求1或5或6所述的板卡，其特征在于，所述第三信號(hào)具體為電源按鍵PWRBTN信號(hào)，且所述PWRBTN信號(hào)為低電平有效。
8.如權(quán)利要求7所述的板卡，其特征在于，所述PWRBTN信號(hào)的低電平保持時(shí)間T大于16ms,且所述低電平保持時(shí)間T小于4s。
9.如權(quán)利要求8所述的板卡，其特征在于，所述第一信號(hào)與所述第二信號(hào)的上升沿之間的時(shí)間差，滿足所述低電平保持時(shí)間T的要求。
10.如權(quán)利要求1所述的板卡，其特征在于，當(dāng)北橋芯片與南橋芯片分開部署時(shí)，則所述橋芯片具體為所述南橋芯片；當(dāng)北橋芯片與南橋芯片部署在同一南北橋芯片時(shí)，則所述橋芯片具體為所述南北橋芯片。
【文檔編號(hào)】G06F1/26GK104407668SQ201410594521
【公開日】2015年3月11日 申請(qǐng)日期:2014年10月29日 優(yōu)先權(quán)日:2014年10月29日
【發(fā)明者】田洪濤 申請(qǐng)人:大唐移動(dòng)通信設(shè)備有限公司