一種提高asic芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法
【專利摘要】本發(fā)明涉及一種ASIC芯片寄存器的訪問(wèn)方法【技術(shù)領(lǐng)域】，特別涉及一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法。本發(fā)明的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，主要考慮功能復(fù)雜、功能模塊眾多的ASIC芯片結(jié)構(gòu)的特點(diǎn)，采用芯片內(nèi)部邏輯模塊寄存器串聯(lián)構(gòu)建寄存器鏈，并與寄存器訪問(wèn)控制器輸入、輸出相連構(gòu)建寄存器訪問(wèn)控制環(huán)的方式，實(shí)現(xiàn)單一寄存器訪問(wèn)控制器對(duì)眾多功能模塊的寄存器訪問(wèn)；并通過(guò)內(nèi)部計(jì)時(shí)器控制寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位、訪問(wèn)結(jié)果分析與控制模塊控制寄存器訪問(wèn)控制器的帶外復(fù)位，實(shí)現(xiàn)寄存器訪問(wèn)控制器的邏輯可靠性，并且占用的芯片邏輯資源較少。
【專利說(shuō)明】一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種ASIC (Applicat1n Specific Integrated Circuits，專用集成電路)芯片寄存器的訪問(wèn)方法【技術(shù)領(lǐng)域】，特別涉及一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法。

【背景技術(shù)】
[0002]隨著集成電路設(shè)計(jì)技術(shù)的飛速發(fā)展，為了滿足經(jīng)濟(jì)社會(huì)發(fā)展的需要，ASIC芯片的設(shè)計(jì)越來(lái)越復(fù)雜，芯片性能越來(lái)越高，眾多的功能模塊集成于單顆ASIC芯片中，這就為芯片內(nèi)部的寄存器訪問(wèn)方式設(shè)計(jì)技術(shù)和寄存器訪問(wèn)的可靠性設(shè)計(jì)技術(shù)帶來(lái)挑戰(zhàn)。
[0003]特別是在高端計(jì)算機(jī)系統(tǒng)核心芯片組設(shè)計(jì)領(lǐng)域，芯片內(nèi)部集成數(shù)十個(gè)功能模塊，通過(guò)單個(gè)寄存器訪問(wèn)控制器訪問(wèn)眾多的內(nèi)部模塊寄存器，以減少芯片的內(nèi)部邏輯，以及外部訪問(wèn)接口，這就使寄存器訪問(wèn)方式的設(shè)計(jì)難度增大，另外，當(dāng)寄存器訪問(wèn)控制器發(fā)生故障時(shí)，將導(dǎo)致芯片內(nèi)部所有模塊的寄存器訪問(wèn)失敗，這就為寄存器訪問(wèn)控制器的可靠性設(shè)計(jì)帶來(lái)挑戰(zhàn)。


【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)的問(wèn)題，本發(fā)明提供了一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，其采用ASIC芯片片內(nèi)計(jì)時(shí)器控制帶內(nèi)復(fù)位、片外寄存器訪問(wèn)結(jié)果合法性分析與訪問(wèn)控制模塊控制帶外復(fù)位的方式實(shí)現(xiàn)寄存器訪問(wèn)的高可靠性，從而提高復(fù)雜大規(guī)模集成電路芯片寄存器訪問(wèn)可靠性。
[0005]本發(fā)明所采用的技術(shù)方案如下:
一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，包括:
A、構(gòu)建寄存器訪問(wèn)控制環(huán)；
B、通過(guò)核心邏輯接口實(shí)現(xiàn)對(duì)寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位；
C、片外訪問(wèn)控制及訪問(wèn)結(jié)果分析。
[0006]方法A具體是:
ASIC芯片內(nèi)部各個(gè)功能模塊進(jìn)行寄存器串聯(lián)，構(gòu)建芯片的寄存器鏈，寄存器鏈與寄存器訪問(wèn)控制器進(jìn)行輸入、輸出互連，構(gòu)建成寄存器訪問(wèn)控制環(huán)的環(huán)狀結(jié)構(gòu)。
[0007]方法B具體是:
ASIC芯片的核心邏輯和計(jì)時(shí)器邏輯產(chǎn)生內(nèi)部復(fù)位信號(hào)，觸發(fā)寄存器訪問(wèn)控制器復(fù)位，即當(dāng)芯片核心邏輯訪問(wèn)寄存器失敗時(shí)，觸發(fā)寄存器訪問(wèn)控制器復(fù)位，而計(jì)時(shí)器邏輯則通過(guò)配置計(jì)時(shí)周期的方式定時(shí)復(fù)位寄存器訪問(wèn)控制器。
[0008]方法C具體是:
通過(guò)片外接口訪問(wèn)ASIC芯片內(nèi)部寄存器信息，訪問(wèn)結(jié)果分析模塊用來(lái)分析檢測(cè)訪問(wèn)結(jié)果的合法性，當(dāng)訪問(wèn)結(jié)果不合法時(shí)，觸發(fā)帶外訪問(wèn)控制模塊的帶外復(fù)位。
[0009]本發(fā)明的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，主要考慮功能復(fù)雜、功能模塊眾多的ASIC芯片結(jié)構(gòu)的特點(diǎn)，采用芯片內(nèi)部邏輯模塊寄存器串聯(lián)構(gòu)建寄存器鏈，并與寄存器訪問(wèn)控制器輸入、輸出相連構(gòu)建寄存器訪問(wèn)控制環(huán)的方式，實(shí)現(xiàn)單一寄存器訪問(wèn)控制器對(duì)眾多功能模塊的寄存器訪問(wèn)；并通過(guò)內(nèi)部計(jì)時(shí)器控制寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位、訪問(wèn)結(jié)果分析與控制模塊控制寄存器訪問(wèn)控制器的帶外復(fù)位，實(shí)現(xiàn)寄存器訪問(wèn)控制器的邏輯可靠性，并且占用的芯片邏輯資源較少。
[0010]因此采用帶內(nèi)帶外復(fù)位相結(jié)合的方式控制寄存器訪問(wèn)控制環(huán)可以有效提高ASIC芯片寄存器訪問(wèn)的可靠性，有效提高芯片的調(diào)試效率，降低開(kāi)發(fā)周期。片內(nèi)寄存器及寄存器訪問(wèn)控制器環(huán)是指將芯片內(nèi)部眾多功能模塊的寄存器組串聯(lián)成寄存器鏈，并將寄存器鏈的首尾與寄存器訪問(wèn)控制器的輸入輸出相連，構(gòu)建成寄存器訪問(wèn)控制環(huán)，由此實(shí)現(xiàn)了單一寄存器訪問(wèn)控制器對(duì)眾多片內(nèi)寄存器組的有效訪問(wèn)；核心邏輯接口及計(jì)時(shí)器是指可以通過(guò)該層邏輯實(shí)現(xiàn)對(duì)寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位，包括片內(nèi)的其他核心邏輯模塊和計(jì)時(shí)器模塊，同時(shí)片內(nèi)核心邏輯模塊可通過(guò)核心邏輯接口模塊實(shí)現(xiàn)對(duì)眾多寄存器的訪問(wèn)，當(dāng)核心邏輯模塊對(duì)寄存器訪問(wèn)控制器發(fā)起正常訪問(wèn)或者帶內(nèi)復(fù)位時(shí)，計(jì)時(shí)器停止計(jì)時(shí)，反之，開(kāi)始計(jì)時(shí)，同樣，當(dāng)計(jì)時(shí)器發(fā)起寄存器訪問(wèn)控制器帶內(nèi)復(fù)位時(shí)，核心邏輯模塊延遲其對(duì)寄存器訪問(wèn)控制器的任何操作；片外訪問(wèn)控制及訪問(wèn)結(jié)果分析是指通過(guò)片外的控制模塊和接口實(shí)現(xiàn)對(duì)芯片內(nèi)部寄存器的訪問(wèn)，并且由訪問(wèn)結(jié)果分析模塊分析訪問(wèn)結(jié)果的合法性，當(dāng)訪問(wèn)結(jié)果不合法時(shí)，發(fā)起對(duì)寄存器訪問(wèn)控制器的帶外復(fù)位，帶外復(fù)位觸發(fā)核心邏輯接口對(duì)寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位。
[0011]本發(fā)明提供的技術(shù)方案帶來(lái)的有益效果是:
本發(fā)明的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法構(gòu)建了寄存器訪問(wèn)控制環(huán)，采用寄存器訪問(wèn)控制環(huán)的方式實(shí)現(xiàn)了單一寄存器訪問(wèn)控制器對(duì)眾多片內(nèi)寄存器組的訪問(wèn)控制，實(shí)現(xiàn)了 ASIC芯片內(nèi)部訪問(wèn)控制器的帶內(nèi)復(fù)位和帶外復(fù)位相結(jié)合的設(shè)計(jì)方法，實(shí)現(xiàn)了 ASIC芯片寄存器訪問(wèn)的可靠性，大大降低了芯片設(shè)計(jì)和調(diào)試驗(yàn)證的難度和復(fù)雜度，縮短了芯片調(diào)試驗(yàn)證的開(kāi)發(fā)周期，具有很高的技術(shù)價(jià)值。

【專利附圖】

【附圖說(shuō)明】
[0012]為了更清楚地說(shuō)明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0013]圖1為本發(fā)明的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法的芯片帶內(nèi)帶外訪問(wèn)控制結(jié)構(gòu)圖。

【具體實(shí)施方式】
[0014]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方式作進(jìn)一步地詳細(xì)描述。
[0015]實(shí)施例一
本實(shí)施例的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，包括:
A、構(gòu)建寄存器訪問(wèn)控制環(huán)；ASIC芯片內(nèi)部各個(gè)功能模塊進(jìn)行寄存器串聯(lián)，構(gòu)建芯片的寄存器鏈，寄存器鏈與寄存器訪問(wèn)控制器進(jìn)行輸入、輸出互連，構(gòu)建成寄存器訪問(wèn)控制環(huán)的環(huán)狀結(jié)構(gòu)。
[0016]B、通過(guò)核心邏輯接口實(shí)現(xiàn)對(duì)寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位；ASIC芯片的核心邏輯和計(jì)時(shí)器邏輯產(chǎn)生內(nèi)部復(fù)位信號(hào)，觸發(fā)寄存器訪問(wèn)控制器復(fù)位，即當(dāng)芯片核心邏輯訪問(wèn)寄存器失敗時(shí)，觸發(fā)寄存器訪問(wèn)控制器復(fù)位，而計(jì)時(shí)器邏輯則通過(guò)配置計(jì)時(shí)周期的方式定時(shí)復(fù)位寄存器訪問(wèn)控制器。
[0017]C、片外訪問(wèn)控制及訪問(wèn)結(jié)果分析。通過(guò)片外接口訪問(wèn)ASIC芯片內(nèi)部寄存器信息，訪問(wèn)結(jié)果分析模塊用來(lái)分析檢測(cè)訪問(wèn)結(jié)果的合法性，當(dāng)訪問(wèn)結(jié)果不合法時(shí)，觸發(fā)帶外訪問(wèn)控制模塊的帶外復(fù)位。
[0018]如附圖1所示，本實(shí)施例中的一種ASIC芯片帶內(nèi)寄存器訪問(wèn)控制器復(fù)位控制的方法主要包括:片內(nèi)寄存器及寄存器訪問(wèn)控制器環(huán)(1)、核心邏輯接口及計(jì)時(shí)器(2)、片外訪問(wèn)控制及訪問(wèn)結(jié)果分析(3 )。
[0019]根據(jù)復(fù)雜ASIC芯片設(shè)計(jì)結(jié)構(gòu)的特點(diǎn)，考慮芯片面積的設(shè)計(jì)要求，采用寄存器組串聯(lián)的方式構(gòu)建寄存器鏈，并將寄存器鏈的首尾與寄存器訪問(wèn)控制器的輸入輸出相連，形成復(fù)雜的寄存器訪問(wèn)控制環(huán)，實(shí)現(xiàn)了單一寄存器訪問(wèn)控制器對(duì)眾多寄存器組的有效訪問(wèn)。
[0020]當(dāng)寄存器訪問(wèn)控制器發(fā)生故障時(shí)，芯片內(nèi)部所有模塊的寄存器組的訪問(wèn)將受到限制，驗(yàn)證影響芯片的調(diào)試驗(yàn)證，甚至芯片的內(nèi)部核心邏輯的寄存器訪問(wèn)將失敗，影像芯片的正常功能，從而使系統(tǒng)發(fā)生驗(yàn)證故障，因此如何實(shí)現(xiàn)復(fù)雜ASIC芯片的片內(nèi)寄存器訪問(wèn)的可靠性是集成電路設(shè)計(jì)領(lǐng)域的重要研宄方向，采用寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位和帶外復(fù)位相結(jié)合的方式可有效提高復(fù)雜ASIC芯片寄存器訪問(wèn)的可靠性，提高芯片設(shè)計(jì)、驗(yàn)證、調(diào)試的效率，縮短芯片的研制周期。
[0021]高可靠的ASIC芯片寄存器訪問(wèn)設(shè)計(jì)的關(guān)鍵技術(shù)在于如何實(shí)現(xiàn)邏輯量較少的寄存器訪問(wèn)結(jié)構(gòu)，以及如何實(shí)現(xiàn)寄存器訪問(wèn)控制器的可靠運(yùn)行。因此采用寄存器訪問(wèn)控制環(huán)的結(jié)構(gòu)可有效實(shí)現(xiàn)寄存器訪問(wèn)控制器對(duì)眾多邏輯模塊寄存器組的有效訪問(wèn)，大大減少芯片設(shè)計(jì)的邏輯量。核心邏輯接口模塊和計(jì)時(shí)器模塊是控制寄存器訪問(wèn)控制器的核心，當(dāng)芯片的核心邏輯通過(guò)核心邏輯接口模塊對(duì)寄存器進(jìn)行訪問(wèn)或者控制時(shí)，計(jì)時(shí)器模塊停止計(jì)時(shí)，即計(jì)時(shí)器不會(huì)發(fā)起對(duì)寄存器訪問(wèn)控制器的復(fù)位，當(dāng)核心邏輯接口模塊沒(méi)有對(duì)寄存器訪問(wèn)控制環(huán)的任何操作時(shí)，計(jì)時(shí)器開(kāi)始計(jì)時(shí)，并按照設(shè)定的計(jì)時(shí)周期發(fā)起對(duì)寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位，當(dāng)計(jì)時(shí)器發(fā)起帶內(nèi)復(fù)位時(shí)，核心邏輯接口模塊將延遲對(duì)寄存器訪問(wèn)控制器的任何操作(包括讀寫和復(fù)位)。片外的訪問(wèn)控制模塊可以發(fā)起對(duì)寄存器的片外訪問(wèn)，包括讀寫控制和復(fù)位控制，對(duì)寄存器的讀取信息交由訪問(wèn)結(jié)果分析模塊進(jìn)行合法性檢查，當(dāng)訪問(wèn)結(jié)果不合法時(shí)，發(fā)起片外的復(fù)位，交由片內(nèi)的核心邏輯接口模塊處理?；诩拇嫫髟L問(wèn)控制環(huán)的實(shí)現(xiàn)結(jié)構(gòu)和帶內(nèi)帶外復(fù)位相結(jié)合的控制方式實(shí)現(xiàn)的高可靠寄存器訪問(wèn)控制，大大減少了復(fù)雜ASIC芯片的驗(yàn)證難度，提高了芯片的研制效率。
[0022]以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，包括: A、構(gòu)建寄存器訪問(wèn)控制環(huán)； B、通過(guò)核心邏輯接口實(shí)現(xiàn)對(duì)寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位； C、片外訪問(wèn)控制及訪問(wèn)結(jié)果分析。
2.根據(jù)權(quán)利要求1所述的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，其特征在于，所述的方法A具體是: ASIC芯片內(nèi)部各個(gè)功能模塊進(jìn)行寄存器串聯(lián)，構(gòu)建芯片的寄存器鏈，寄存器鏈與寄存器訪問(wèn)控制器進(jìn)行輸入、輸出互連，構(gòu)建成寄存器訪問(wèn)控制環(huán)的環(huán)狀結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1所述的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，其特征在于，所述的方法B具體是: ASIC芯片的核心邏輯和計(jì)時(shí)器邏輯產(chǎn)生內(nèi)部復(fù)位信號(hào)，觸發(fā)寄存器訪問(wèn)控制器復(fù)位，即當(dāng)芯片核心邏輯訪問(wèn)寄存器失敗時(shí)，觸發(fā)寄存器訪問(wèn)控制器復(fù)位，而計(jì)時(shí)器邏輯則通過(guò)配置計(jì)時(shí)周期的方式定時(shí)復(fù)位寄存器訪問(wèn)控制器。
4.根據(jù)權(quán)利要求1所述的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，其特征在于，所述的方法C具體是: 通過(guò)片外接口訪問(wèn)ASIC芯片內(nèi)部寄存器信息，訪問(wèn)結(jié)果分析模塊用來(lái)分析檢測(cè)訪問(wèn)結(jié)果的合法性，當(dāng)訪問(wèn)結(jié)果不合法時(shí)，觸發(fā)帶外訪問(wèn)控制模塊的帶外復(fù)位。
5.根據(jù)權(quán)利要求2所述的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，其特征在于，將芯片內(nèi)部眾多功能模塊的寄存器組串聯(lián)成寄存器鏈，并將寄存器鏈的首尾與寄存器訪問(wèn)控制器的輸入輸出相連，構(gòu)建成寄存器訪問(wèn)控制環(huán)，由此實(shí)現(xiàn)了單一寄存器訪問(wèn)控制器對(duì)眾多片內(nèi)寄存器組的有效訪問(wèn)。
6.根據(jù)權(quán)利要求3所述的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，其特征在于，片內(nèi)核心邏輯模塊通過(guò)核心邏輯接口模塊實(shí)現(xiàn)對(duì)眾多寄存器的訪問(wèn)，當(dāng)核心邏輯模塊對(duì)寄存器訪問(wèn)控制器發(fā)起正常訪問(wèn)或者帶內(nèi)復(fù)位時(shí)，計(jì)時(shí)器停止計(jì)時(shí)，反之，開(kāi)始計(jì)時(shí)，同樣，當(dāng)計(jì)時(shí)器發(fā)起寄存器訪問(wèn)控制器帶內(nèi)復(fù)位時(shí)，核心邏輯模塊延遲其對(duì)寄存器訪問(wèn)控制器的任何操作。
7.根據(jù)權(quán)利要求4所述的一種提高ASIC芯片寄存器訪問(wèn)可靠性的設(shè)計(jì)方法，其特征在于，帶外復(fù)位同時(shí)觸發(fā)核心邏輯接口對(duì)寄存器訪問(wèn)控制器的帶內(nèi)復(fù)位。
【文檔編號(hào)】G06F17/50GK104462698SQ201410774277
【公開(kāi)日】2015年3月25日 申請(qǐng)日期:2014年12月16日 優(yōu)先權(quán)日:2014年12月16日
【發(fā)明者】王恩東, 胡雷鈞, 李仁剛 申請(qǐng)人:浪潮電子信息產(chǎn)業(yè)股份有限公司