基于自動化測試系統(tǒng)的通用信息處理平臺的制作方法
【專利摘要】本實(shí)用新型為基于自動化測試系統(tǒng)的通用信息處理平臺，包括有電平轉(zhuǎn)換單元1，單片機(jī)處理單元2和FPGA處理單元3相結(jié)合構(gòu)成一個(gè)整體；且電平轉(zhuǎn)換單元又包括有輸入輸出接口J1，3.3V/2.5V電壓轉(zhuǎn)換模塊U1，RS232/CMOS電平互轉(zhuǎn)的轉(zhuǎn)換模塊U2；單片機(jī)處理單元又包括單片機(jī)處理模塊U3；FPGA處理單元又包括FPGA處理模塊U4，輸出接口J2。采用簡潔明了的分布式布局方式將各個(gè)單元在印制板上進(jìn)行有序排列，采用集中的接口將關(guān)鍵引腳進(jìn)行合理的引出，實(shí)現(xiàn)外部計(jì)算機(jī)與底層硬件之間的良好數(shù)據(jù)交互。具有設(shè)計(jì)合理、結(jié)構(gòu)緊湊，穩(wěn)定性好，易于調(diào)試、可靠性高等特點(diǎn)。
【專利說明】基于自動化測試系統(tǒng)的通用信息處理平臺

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種信息處理平臺，特別是一種基于自動化測試系統(tǒng)的通用信息處理平臺。

【背景技術(shù)】
[0002]隨著通信技術(shù)近年來的飛速發(fā)展，通信設(shè)備正朝著性能更加優(yōu)越，功能更加多樣化，體積更加小型化的方向不斷發(fā)展進(jìn)步。同時(shí)，通信設(shè)備的測試需求也與日俱增，設(shè)備種類繁多，信號種類復(fù)雜，功能與性能指標(biāo)體系復(fù)雜，導(dǎo)致對通信設(shè)備模件的測試也越來越復(fù)雜，手動測試難度大、效率低。自動測試在一地程度上克服了手動測試的繁瑣和效率低等問題，并且能夠利用計(jì)算機(jī)的強(qiáng)大處理能力對測量數(shù)據(jù)進(jìn)行必要的處理。自動化測試是建立在信息處理平臺的基礎(chǔ)上的，所以信息處理平臺的設(shè)計(jì)在自動化測試中的地位是不容忽視的。
實(shí)用新型內(nèi)容
[0003]本實(shí)用新型的目的是為了克服上述已有技術(shù)的不足，以便適應(yīng)通信設(shè)備的技術(shù)發(fā)展和測試需求，而提供的一種基于自動化測試系統(tǒng)的通用信息處理平臺。
[0004]為了達(dá)到上述目的，本實(shí)用新型采用的技術(shù)方案是:
[0005]一種基于自動化測試系統(tǒng)的通用信息處理平臺，包括有電平轉(zhuǎn)換單元1，單片機(jī)處理單元2和FPGA處理單元3，相結(jié)合構(gòu)成一個(gè)整體，其中:
[0006]所述電平轉(zhuǎn)換單元1，又包括輸入輸出接口 11，3.3V/2.5V電平轉(zhuǎn)換模塊12和RS232/CM0S電平互轉(zhuǎn)模塊13 ;其中3.3V/2.5V電平轉(zhuǎn)換模塊12為FPGA處理模塊31提供
2.5V工作電壓；RS232/CM0S電平互轉(zhuǎn)模塊13為單片機(jī)處理模塊U3和外部計(jì)算機(jī)之間的數(shù)據(jù)通信提供基礎(chǔ)。
[0007]所述單片機(jī)處理單元2，又包括單片機(jī)處理模塊U3和外部排阻。單片機(jī)處理模塊U3 一方面對外設(shè)發(fā)送的指令進(jìn)行處理，并根據(jù)處理后的數(shù)據(jù)對FPGA處理模塊U4進(jìn)行相應(yīng)的配置；另一方面可以接收底層硬件發(fā)送的數(shù)據(jù)并做相應(yīng)的處理后反饋給外設(shè)。
[0008]所述FPGA處理單元3，又包括FPGA處理模塊31和輸出接口 32。其中FPGA處理模塊31根據(jù)單片機(jī)寫入或傳輸?shù)臄?shù)據(jù)來對相關(guān)引腳進(jìn)行電平的配置，輸出特定的時(shí)鐘和隹縣坐坐I I=I V寸寸O
[0009]本實(shí)用新型的基本設(shè)計(jì)思想包括四個(gè)方面:電平轉(zhuǎn)換電路設(shè)計(jì)、單片機(jī)處理電路設(shè)計(jì)、FPGA處理電路設(shè)計(jì)和結(jié)構(gòu)工藝優(yōu)化設(shè)計(jì)。
[0010]1、電平轉(zhuǎn)換電路設(shè)計(jì):對于電平轉(zhuǎn)換電路的設(shè)計(jì)，電平轉(zhuǎn)換模塊Ul選用ADP3333ARM-2.5,3.3V/2.5V轉(zhuǎn)換芯片，將輸入的直流3.3V電壓轉(zhuǎn)成直流2.5V，為單片機(jī)處理模塊U3和FPGA處理模塊U4供電，該芯片工作穩(wěn)定，能夠提供穩(wěn)定的轉(zhuǎn)換電壓；電平轉(zhuǎn)換模塊U2選用MAX238EWG，RS232/CM0S電平互轉(zhuǎn)芯片進(jìn)行外部計(jì)算機(jī)與單片機(jī)處理模塊U3之間的串口電平的轉(zhuǎn)換，轉(zhuǎn)換效率高，不容易出錯(cuò)；。
[0011]2、單片機(jī)處理電路設(shè)計(jì):單片機(jī)處理模塊U3主要處理來自外部計(jì)算機(jī)和FPGA處理模塊U4傳輸過來的數(shù)據(jù)并處理，處理完成后對外部計(jì)算機(jī)做出相應(yīng)的應(yīng)答,將關(guān)鍵數(shù)據(jù)或指令發(fā)送到FPGA處理模塊U4上完成相應(yīng)的功能。由于單片機(jī)處理模塊U3需要處理的數(shù)據(jù)較為復(fù)雜，所以選用ATmegal28A芯片，它是一款高性能、低功耗的AVR8位微處理器，通過將8位RSIC CPU與系統(tǒng)內(nèi)可編程的Flash集成在一個(gè)芯片內(nèi)，具備信息處理平臺所需要的靈活的數(shù)據(jù)處理能力，可在線調(diào)試，同時(shí)成本較低，能夠?qū)⒔邮盏降臄?shù)據(jù)進(jìn)行正確的高效地處理。
[0012]3、FPGA處理電路設(shè)計(jì):FPGA處理電路主要是根據(jù)單片機(jī)處理模塊U3傳輸?shù)闹噶顏磔敵鰧?yīng)的電平、時(shí)鐘或者串口收發(fā)等。作為通用信息處理平臺，F(xiàn)PGA處理模塊U4需要輸出的信號相對來說比較多，但又需要降低功耗，所以選用的是ACTEL公司的APA075芯片。APA075芯片是一款高性能、低功耗的FPGA芯片，擁有可重復(fù)編程的Frash，并且能夠?qū)幊踢M(jìn)行加密；具有獨(dú)特的始時(shí)鐘調(diào)節(jié)電路。FPGA處理模塊U4設(shè)計(jì)有數(shù)據(jù)燒寫口，方便FPGA處理程序的燒寫和更改。FPGA處理模塊U4的I/O管腳均接有IK電阻，防止電流過大損壞芯片，電源管腳均接有電容進(jìn)行濾波。這塊FPGA芯片能夠滿足信息處理平臺的I/O設(shè)置、串口通信、時(shí)鐘調(diào)節(jié)等需要，而且芯片價(jià)格相對便宜。
[0013]4、結(jié)構(gòu)工藝優(yōu)化設(shè)計(jì):在整體設(shè)計(jì)上，結(jié)合實(shí)踐經(jīng)驗(yàn)和工藝方法，在印制板的布局上將電平轉(zhuǎn)換單元1、單片機(jī)處理單元2、FPGA處理單元3三個(gè)單元進(jìn)行有序的排列，利用輸入輸出接口將電路關(guān)鍵引腳進(jìn)行合理的引出，提供CPU和FPGA處理程序燒寫接口，方便CPU處理程序的燒寫和在線調(diào)試。對于出現(xiàn)問題的印制板能夠通過輸入輸出接口進(jìn)行有效的問題排查，而且，印制板采用雙層板結(jié)構(gòu)，布局簡潔明了，使用戶能夠很容易的理解信息處理平臺的硬件結(jié)構(gòu)，使用和調(diào)試起來得心應(yīng)手。
[0014]本實(shí)用新型的工作過程是:電源由外部輸入直流電壓+3.3V經(jīng)過電平轉(zhuǎn)換電路輸出3.3V和2.5V為單片機(jī)處理模塊U3和FPGA處理模塊U4供電。一方面，單片機(jī)處理模塊U3接收外部計(jì)算機(jī)終端應(yīng)用軟件通過串口發(fā)送的指令，對指令數(shù)據(jù)進(jìn)行相應(yīng)的處理并對計(jì)算機(jī)做出應(yīng)答，然后將處理的數(shù)據(jù)通過總線或者串口寫入FPGA處理模塊U4，F(xiàn)PGA處理模塊U4根據(jù)寫入的數(shù)據(jù)進(jìn)行對應(yīng)的管腳配置，時(shí)鐘輸出或者特殊的信號輸出；另一方面，單片機(jī)處理模塊U3對FPGA處理模塊U4相應(yīng)地址的數(shù)據(jù)進(jìn)行讀取，通過串口獲取底層硬件上傳的串口數(shù)據(jù)，并做出相應(yīng)的處理后，將外部計(jì)算機(jī)需要的數(shù)據(jù)通過串口上傳到終端應(yīng)用軟件。完成終端應(yīng)用軟件與底層硬件之間的數(shù)據(jù)處理與信息交互。
[0015]總之，本實(shí)用新型采用簡潔明了的分布式布局方式將各個(gè)模塊在印制板上進(jìn)行有序排列，采用集中的接口將關(guān)鍵引腳進(jìn)行合理的引出，采用合適的芯片進(jìn)行數(shù)據(jù)的傳輸和處理，實(shí)現(xiàn)外部計(jì)算機(jī)與底層硬件之間的良好數(shù)據(jù)交互。通過以上措施，實(shí)現(xiàn)了一種基于自動化測試的信息處理平臺，具有設(shè)計(jì)合理、結(jié)構(gòu)緊湊，穩(wěn)定性好，易于調(diào)試、可靠性高等特點(diǎn)。

【專利附圖】

【附圖說明】
[0016]圖1本實(shí)用新型整體電原理圖；
[0017]圖2本實(shí)用新型印制板結(jié)構(gòu)布局圖。
[0018]圖中符號說明:
[0019]I是電平轉(zhuǎn)換單元；
[0020]2是單片機(jī)處理單元；
[0021]3是FPGA處理單元；
[0022]11是輸入輸出接口 Jl;
[0023]12是3.3V/2.5V電平轉(zhuǎn)換模塊Ul ；
[0024]13是RS232/CM0S電平互轉(zhuǎn)模塊U2 ；
[0025]31是FPGA處理模塊U4 ；
[0026]32是輸出接口 J2。

【具體實(shí)施方式】
[0027]請參閱圖1和圖2所示，為本實(shí)用新型的具體實(shí)施例。
[0028]結(jié)合圖1和圖2可見:本實(shí)用新型包括有電平轉(zhuǎn)換單元1，單片機(jī)處理單元2和FPGA處理單元3相結(jié)合構(gòu)成一個(gè)整體，其中:
[0029]所述電平轉(zhuǎn)換單元1，又包括有輸入輸出接口 11，3.3V/2.5V電壓轉(zhuǎn)換模塊12，RS232/CM0S電平互轉(zhuǎn)的轉(zhuǎn)換模塊13 ;且輸入輸出接口 Jl的第I腳將外接3.3電源分3路輸出:第I路直接與電平轉(zhuǎn)換模塊Ul的第I腳VIN相連接，第2路與單片機(jī)處理模塊U3的第64腳AVCC相連接，第三路與FPGA處理模塊U4的第11腳VDDP相連接；輸入輸出接口 Jl的第7腳和第8腳經(jīng)排阻分別依次與電平轉(zhuǎn)換模塊U2的第2腳和第7腳對應(yīng)相連接。
[0030]所述的單片機(jī)處理單元2，又包括單片機(jī)處理模塊U3和外圍排阻電路，單片機(jī)處理模塊U3的第2腳PEI和第3腳PEO依次分別與電平轉(zhuǎn)換電路U2的第5腳和第6腳對應(yīng)相連接，單片機(jī)處理模塊U3的第27腳PD2和第28腳PD3依次分別與FPGA處理模塊U4的第35腳和第36腳對應(yīng)相連接。
[0031 ] 所述的FPGA處理單元3，又包括FPGA處理模塊31和輸出接口 32，F(xiàn)PGA處理模塊U4的第2腳至9腳依次分別與U3的第44腳至51腳對應(yīng)相連接，F(xiàn)PGA處理電路U4的1輸出腳第60腳至第48腳依次分別與J2的第5腳至第17腳對應(yīng)相連接。
[0032]值得說明的是，本實(shí)用新型的主要器件型號依次為:單片機(jī)處理模塊U3使用ATmegal28A芯片；FPGA處理模塊使用APA075芯片；電平轉(zhuǎn)換模塊Ul使用ADP3333ARM-2.5芯片；電平轉(zhuǎn)換模塊U2使用MAX238EWG芯片；其余為工業(yè)級器件和精加工的自制結(jié)構(gòu)件。
[0033]以上實(shí)施例，僅為本實(shí)用新型較佳實(shí)施例，用以說明本實(shí)用新型的技術(shù)特征和可實(shí)施性；同時(shí)以上的描述，對于熟知本【技術(shù)領(lǐng)域】的專業(yè)人士應(yīng)可明了并加以實(shí)施，因此，其它在未脫離本實(shí)用新型所揭示的前提下所完成的等效的改變或修飾，均應(yīng)包含在本實(shí)用新型的權(quán)利要求范圍之內(nèi)。
【權(quán)利要求】
1.一種基于自動化測試系統(tǒng)的通用信息處理平臺，包括有電平轉(zhuǎn)換單元(1)，單片機(jī)處理單元(2)，F(xiàn)PGA處理單元(3)相結(jié)合構(gòu)成一個(gè)整體，其特征是:所述的單片機(jī)處理單元(2)，又包括單片機(jī)處理模塊U3和外圍排阻電路，單片機(jī)處理模塊U3的第2腳PEI和第3腳PEO依次分別與電平轉(zhuǎn)換電路U2的第5腳和第6腳對應(yīng)相連接，單片機(jī)處理模塊U3的第27腳PD2和第28腳PD3依次分別與FPGA處理模塊U4的第35腳和第36腳對應(yīng)相連接；單片機(jī)處理模塊U3的第44腳至51腳依次分別與FPGA處理模塊U4的第2腳至9腳對應(yīng)相連接；用以處理來自外部計(jì)算機(jī)和FPGA處理模塊U4傳輸過來的數(shù)據(jù)并處理，處理完成后對外部計(jì)算機(jī)做出相應(yīng)的應(yīng)答，將關(guān)鍵數(shù)據(jù)或指令發(fā)送到FPGA處理模塊U4上完成相應(yīng)的功能。
2.如權(quán)利要求1所述的基于自動化測試系統(tǒng)的通用信息處理平臺，其特征是:所述的FPGA處理單元(3)，又包括FPGA處理模塊U4 (31)和輸出接口 J2 (32)，F(xiàn)PGA處理模塊U4的1輸出腳第60腳至48腳依次分別與J2的第5腳至17腳對應(yīng)相連接；用以處理單片機(jī)處理模塊U3傳輸?shù)闹噶畈⑤敵鰧?yīng)的電平、時(shí)鐘或者串口收發(fā)等。
3.如權(quán)利要求1所述的基于自動化測試系統(tǒng)的通用信息處理平臺，其特征是: 所述電平轉(zhuǎn)換單元(1)，又包括有輸入輸出接口 Jl (11),3.3V/2.5V電壓轉(zhuǎn)換模塊Ul(12)，RS232/CM0S電平互轉(zhuǎn)的轉(zhuǎn)換模塊U2 (13);且輸入輸出接口 Jl的第I腳將外接3.3電源分三路輸出:第一路直接與電平轉(zhuǎn)換模塊Ul的第I腳VIN相連接，第二路與單片機(jī)處理模塊U3的第64腳AVCC相連接，第三路與FPGA處理模塊U4的第11腳VDDP相連接；輸入輸出接口 Jl的第7腳和第8腳經(jīng)排阻分別依次與電平轉(zhuǎn)換模塊U2的第2腳和第7腳對應(yīng)相連接；用以為單片機(jī)處理模塊U3和FPGA處理模塊U4提供工作電壓，為單片機(jī)處模塊U3與外部計(jì)算機(jī)之間的數(shù)據(jù)通信提供基礎(chǔ)。
【文檔編號】G06F17/30GK204009902SQ201420417248
【公開日】2014年12月10日 申請日期:2014年7月28日 優(yōu)先權(quán)日:2014年7月28日
【發(fā)明者】馬紅春, 黃祥, 白瑞峰, 凡亞偉, 曾袁軍, 吳浩, 李超, 童杰, 李洋, 馬瓊芳, 王漢軍, 鄒功勛, 劉小燕, 禹志華, 夏宇, 徐維, 王博瑋 申請人:武漢中元通信股份有限公司