本發(fā)明總的涉及用于集成電路的計(jì)算機(jī)輔助設(shè)計(jì)(CAD)的方法和系統(tǒng)，并且具體地涉及時(shí)鐘樹延遲的時(shí)序驗(yàn)證。
背景技術(shù)：
：集成電路(IC)時(shí)序驗(yàn)證適應(yīng)于增長的IC密度和復(fù)雜性。靜態(tài)時(shí)序分析(STA)通常用于進(jìn)行針對同步電路設(shè)計(jì)的驗(yàn)證以及優(yōu)化的時(shí)序分析。STA驗(yàn)證允許設(shè)計(jì)者做出修改，以便改進(jìn)電路設(shè)計(jì)的信度、效率和/或速度。在STA中通常并入了設(shè)計(jì)余量或悲觀(pessimism)，由此在設(shè)計(jì)中通過提供IC中的信號變化之前的額外時(shí)間以保證IC的合適功能，從而對設(shè)計(jì)中的在IC建模、設(shè)計(jì)和制造中的變化進(jìn)行了考慮。過度設(shè)計(jì)或過量悲觀會(huì)使得IC具有慢速特性，錯(cuò)過速度目標(biāo)，將設(shè)計(jì)過于復(fù)雜化，和/或延遲準(zhǔn)時(shí)結(jié)束設(shè)計(jì)。時(shí)鐘樹是一類表示特殊設(shè)計(jì)挑戰(zhàn)的電路路徑，由于可能要求置于樹根處的一個(gè)時(shí)鐘驅(qū)動(dòng)電路區(qū)塊輸出或發(fā)源能夠驅(qū)動(dòng)置于樹的葉子處的有時(shí)貫穿整個(gè)IC的數(shù)千個(gè)其他邏輯電路區(qū)塊所接收的輸入或時(shí)鐘匯點(diǎn)(sink)的信號。在一個(gè)CAD流程中，時(shí)鐘樹自動(dòng)合成，包括將多個(gè)緩沖電路區(qū)塊沿時(shí)鐘樹布置，以下稱為“緩沖器”，以輔助驅(qū)動(dòng)由葉子處的長電線長度和多個(gè)時(shí)鐘匯點(diǎn)組成的顯現(xiàn)于根部的大電容負(fù)載?；诼窂降姆治?PBA)是一類STA，用于計(jì)算開始于輸入并且追蹤電路路徑的輸出路徑的延遲。由于每個(gè)電路路徑被分立地分析，PBACAD計(jì)算在分析電路設(shè)時(shí)序可能較慢。例如，僅輸入引腳的沿給定電路路徑的轉(zhuǎn)換(slews)在PBA分析中被考慮在內(nèi)。PBA通常用于在電路設(shè)計(jì)幾乎完成時(shí)根據(jù)PBA的詳盡特性和需要進(jìn)行PBA的可計(jì)算時(shí)間量的最優(yōu)化。相比于在先進(jìn)以及老一代IC技術(shù)中都會(huì)出現(xiàn)的諸如例如由于使用非典型的大型晶體管柵極長度制造IC的慢電路區(qū)塊的系統(tǒng)變異，片上變異(OCV)和先進(jìn)片上變異(AOCV)分析為包括在先進(jìn)IC制造技術(shù)期間制成的邏輯電路區(qū)塊中的統(tǒng)計(jì)變異的PBA類型。根據(jù)上述原因，AOCV通常在時(shí)鐘樹合成(CTS)之后在時(shí)鐘樹上進(jìn)行，并且可能導(dǎo)致時(shí)序中的過量悲觀。因此，需要更好的在CTS之前進(jìn)行AOCT的CAD流程以減少時(shí)序中的過量悲觀。技術(shù)實(shí)現(xiàn)要素：根據(jù)本發(fā)明的一個(gè)實(shí)施例，用于驗(yàn)證時(shí)鐘樹的一種計(jì)算機(jī)實(shí)現(xiàn)的方法包括估算置于時(shí)鐘樹路徑內(nèi)的第一數(shù)目的多個(gè)第一緩沖器，并且根據(jù)第一數(shù)目選擇第一縮放系數(shù)。所述計(jì)算機(jī)實(shí)現(xiàn)方法進(jìn)一步包括根據(jù)所選擇的第一縮放系數(shù)來縮放與多個(gè)第一緩沖器相關(guān)聯(lián)的第一延遲，并且生成由比第一數(shù)目更多的第二數(shù)目定義的置于時(shí)鐘樹路徑內(nèi)的第二多個(gè)第二緩沖器。根據(jù)一個(gè)實(shí)施例，在縮放第一延遲之后生成第二多個(gè)第二緩沖器。根據(jù)一個(gè)實(shí)施例，多個(gè)第一緩沖器耦連到在時(shí)鐘樹中生成時(shí)鐘信號的第一區(qū)塊和接收時(shí)鐘信號的第三數(shù)目的多個(gè)第二區(qū)塊之間。根據(jù)一個(gè)實(shí)施例，根據(jù)所述第三數(shù)目的對數(shù)函數(shù)來估算所述第一數(shù)目。根據(jù)一個(gè)實(shí)施例，估算所述第一數(shù)目包括在估算所述第一數(shù)目之前，接收時(shí)鐘樹的網(wǎng)絡(luò)列表，扇出約束，以及電容約束。所述計(jì)算機(jī)實(shí)現(xiàn)方法進(jìn)一步包括根據(jù)所述網(wǎng)絡(luò)列表、所述扇出約束和所述電容約束來計(jì)算第一扇出，并且根據(jù)所述第三數(shù)目的對數(shù)來確定所述第一數(shù)目，所述對數(shù)是等于所述第一扇出的底數(shù)。根據(jù)一個(gè)實(shí)施例，多個(gè)第一緩沖器中的每一個(gè)與本質(zhì)上相等的延遲時(shí)間相關(guān)聯(lián)。根據(jù)一個(gè)實(shí)施例，多個(gè)第二緩沖器包括具有第一延遲時(shí)間的第三緩沖器，且具有與第一延遲時(shí)間不同的第二延遲時(shí)間的第四緩沖器。根據(jù)一個(gè)實(shí)施例，所述方法進(jìn)一步包括根據(jù)所述第二數(shù)目在縮放第一延遲之后選擇小于第一縮放系數(shù)的第二縮放系數(shù)，以及根據(jù)所選擇的第二縮放系數(shù)縮放與所述多個(gè)第二緩沖器相關(guān)聯(lián)的第二延遲。根據(jù)一個(gè)實(shí)施例，選擇所述第一縮放系數(shù)包括接收縮放列表，所述縮放列表包括多個(gè)縮放系數(shù)，每個(gè)縮放系數(shù)與不同的包括第一數(shù)目的多個(gè)邏輯深度中的一個(gè)相關(guān)聯(lián)，以及在多個(gè)邏輯深度中使用所述第一數(shù)目進(jìn)行索引，以選擇與所述第一數(shù)目相關(guān)聯(lián)的所述第一縮放系數(shù)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種用于驗(yàn)證時(shí)鐘樹的計(jì)算機(jī)實(shí)現(xiàn)方法包括估算置于時(shí)鐘樹路徑中的第一數(shù)目的多個(gè)第一緩沖器，并且根據(jù)所述第一數(shù)目選擇第一縮放系數(shù)。所述多個(gè)第一緩沖器耦連到在時(shí)鐘樹中生成時(shí) 鐘信號的第一區(qū)塊和接收時(shí)鐘信號的第二數(shù)目的多個(gè)第二區(qū)塊之間。根據(jù)所述第二數(shù)目的對數(shù)函數(shù)估算所述第一數(shù)目。所述計(jì)算機(jī)實(shí)現(xiàn)方法進(jìn)一步包括根據(jù)所述第一數(shù)目選擇第一縮放系數(shù)，以及根據(jù)所選擇的第一縮放系數(shù)來縮放與數(shù)個(gè)第一緩沖器相關(guān)聯(lián)的第一延遲。根據(jù)一個(gè)實(shí)施例，估算所述第一數(shù)目進(jìn)一步包括在估算所述第一數(shù)目之前接收時(shí)鐘樹的網(wǎng)絡(luò)列表、扇出約束，以及電容約束。所述計(jì)算機(jī)實(shí)現(xiàn)方法進(jìn)一步包括根據(jù)所述網(wǎng)絡(luò)列表、所述扇出約束和所述電容約束來計(jì)算第一扇出，并且根據(jù)所述第三數(shù)目的對數(shù)來確定所述第一數(shù)目，所述對數(shù)是等于所述第一扇出的底數(shù)。根據(jù)一個(gè)實(shí)施例，選擇所述第一縮放系數(shù)進(jìn)一步包括接收縮放列表，所述縮放列表包括多個(gè)縮放系數(shù)，每個(gè)縮放系數(shù)與不同的包括第一數(shù)目的多個(gè)邏輯深度中的一個(gè)相關(guān)聯(lián)。所述計(jì)算機(jī)實(shí)現(xiàn)方法進(jìn)一步包括在多個(gè)邏輯深度中使用所述第一數(shù)目進(jìn)行索引，以選擇與所述第一數(shù)目相關(guān)聯(lián)的所述第一縮放系數(shù)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，用于驗(yàn)證時(shí)鐘樹的系統(tǒng)配置為估算置于時(shí)鐘樹路徑內(nèi)的第一數(shù)目的多個(gè)第一緩沖器，并且根據(jù)第一數(shù)目選擇第一縮放系數(shù)。所述系統(tǒng)進(jìn)一步配置為根據(jù)所選擇的第一縮放系數(shù)來縮放與多個(gè)第一緩沖器相關(guān)聯(lián)的第一延遲，并且生成由比第一數(shù)目更多的第二數(shù)目定義的置于時(shí)鐘樹路徑內(nèi)的第二多個(gè)第二緩沖器。根據(jù)一個(gè)實(shí)施例，所述系統(tǒng)進(jìn)一步配置為在縮放第一延遲之后生成第二多個(gè)第二緩沖器。根據(jù)一個(gè)實(shí)施例，多個(gè)第一緩沖器耦連到在時(shí)鐘樹中生成時(shí)鐘信號的第一區(qū)塊和接收時(shí)鐘信號的第三數(shù)目的多個(gè)第二區(qū)塊之間。根據(jù)一個(gè)實(shí)施例，所述系統(tǒng)進(jìn)一步配置為根據(jù)所述第三數(shù)目的對數(shù)函數(shù)估算所述第一數(shù)目。根據(jù)一個(gè)實(shí)施例，所述系統(tǒng)進(jìn)一步配置為在估算所述第一數(shù)目之前接收時(shí)鐘樹的網(wǎng)絡(luò)列表，扇出約束，以及電容約束。所述系統(tǒng)進(jìn)一步配置為根據(jù)所述網(wǎng)絡(luò)列表、所述扇出約束和所述電容約束來計(jì)算第一扇出，并且根據(jù)所述第三數(shù)目的對數(shù)來確定所述第一數(shù)目，所述對數(shù)是等于所述第一扇出的底數(shù)。根據(jù)一個(gè)實(shí)施例，所述系統(tǒng)進(jìn)一步配置為根據(jù)所述第二數(shù)目在縮放第一延遲之后選擇小于第一縮放系數(shù)的第二縮放系數(shù)。所述系統(tǒng)進(jìn)一步配置為根據(jù)所選擇的第二縮放系數(shù)縮放與所述多個(gè)第二緩沖器相關(guān)聯(lián)的第二延 遲。根據(jù)一個(gè)實(shí)施例，所述系統(tǒng)進(jìn)一步配置為接收縮放列表，所述縮放列表包括多個(gè)縮放系數(shù)，每個(gè)縮放系數(shù)與不同的包括第一數(shù)目的多個(gè)邏輯深度中的一個(gè)相關(guān)聯(lián)，以及在多個(gè)邏輯深度中使用所述第一數(shù)目進(jìn)行索引，以選擇與所述第一數(shù)目相關(guān)聯(lián)的所述第一縮放系數(shù)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，用于驗(yàn)證時(shí)鐘樹的系統(tǒng)配置為估算置于時(shí)鐘樹路徑內(nèi)的第一數(shù)目的多個(gè)第一緩沖器。所述多個(gè)第一緩沖器耦連到在時(shí)鐘樹中生成時(shí)鐘信號的第一區(qū)塊和接收時(shí)鐘信號的第二數(shù)目的多個(gè)第二區(qū)塊之間。根據(jù)所述第二數(shù)目的對數(shù)函數(shù)估算所述第一數(shù)目。所述系統(tǒng)進(jìn)一步配置為根據(jù)所述第一數(shù)目選擇第一縮放系數(shù)，以及根據(jù)所選擇的第一縮放系數(shù)來縮放與數(shù)個(gè)第一緩沖器相關(guān)聯(lián)的第一延遲。根據(jù)一個(gè)實(shí)施例，所述系統(tǒng)進(jìn)一步配置為在估算所述第一數(shù)目之前接收時(shí)鐘樹的網(wǎng)絡(luò)列表，扇出約束，以及電容約束。所述系統(tǒng)進(jìn)一步配置為括根據(jù)所述網(wǎng)絡(luò)列表、所述扇出約束和所述電容約束來計(jì)算第一扇出，并且根據(jù)所述第三數(shù)目的對數(shù)來確定所述第一數(shù)目，所述對數(shù)是等于所述第一扇出的底數(shù)。根據(jù)一個(gè)實(shí)施例，所述系統(tǒng)進(jìn)一步配置為接收縮放列表，所述縮放列表包括多個(gè)縮放系數(shù)，每個(gè)縮放系數(shù)與不同的包括第一數(shù)目的多個(gè)邏輯深度中的一個(gè)相關(guān)聯(lián)，以及在多個(gè)邏輯深度中使用所述第一數(shù)目進(jìn)行索引，以選擇與所述第一數(shù)目相關(guān)聯(lián)的所述第一縮放系數(shù)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，非暫時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)包括在由計(jì)算機(jī)執(zhí)行時(shí)使得所述計(jì)算機(jī)來估算置于時(shí)鐘樹路徑內(nèi)的第一數(shù)目的多個(gè)第一緩存器的指令，并且根據(jù)所述第一數(shù)目選擇第一縮放系數(shù)。所述指令進(jìn)一步使得所述計(jì)算機(jī)根據(jù)所選擇的第一縮放系數(shù)來縮放與數(shù)個(gè)第一緩沖器相關(guān)聯(lián)的第一延遲，并且生成由比第一數(shù)目更多的第二數(shù)目定義的置于時(shí)鐘樹路徑內(nèi)的第二多個(gè)第二緩沖器。根據(jù)一個(gè)實(shí)施例，所述指令進(jìn)一步使得所述計(jì)算機(jī)在縮放第一延遲之后生成第二多個(gè)第二緩沖器。根據(jù)一個(gè)實(shí)施例，多個(gè)第一緩沖器耦連到在時(shí)鐘樹中生成時(shí)鐘信號的第一區(qū)塊和接收時(shí)鐘信號的第三數(shù)目的多個(gè)第二區(qū)塊之間。根據(jù)一個(gè)實(shí)施例，所述指令進(jìn)一步使得所述計(jì)算機(jī)根據(jù)所述第三數(shù)目的對數(shù)函數(shù)來估算所述第一數(shù)目。根據(jù)一個(gè)實(shí)施例，估算所述第一數(shù)目進(jìn)一步使得所述計(jì)算機(jī)在估算所述第一數(shù)目之前接收時(shí)鐘樹的網(wǎng)絡(luò)列表，扇出約束，以及電容約束。所述指令進(jìn)一步使得所述計(jì)算機(jī)來根據(jù)所述網(wǎng)絡(luò) 列表、所述扇出約束和所述電容約束來計(jì)算第一扇出。所述指令進(jìn)一步使得所述計(jì)算機(jī)根據(jù)所述第三數(shù)目的對數(shù)來確定所述第一數(shù)目，所述對數(shù)是等于所述第一扇出的底數(shù)。根據(jù)一個(gè)實(shí)施例，所述指令進(jìn)一步使得所述計(jì)算機(jī)根據(jù)所述第二數(shù)目在縮放第一延遲之后選擇小于第一縮放系數(shù)的第二縮放系數(shù)，以及根據(jù)所選擇的第二縮放系數(shù)縮放與所述多個(gè)第二緩沖器相關(guān)聯(lián)的第二延遲。根據(jù)一個(gè)實(shí)施例，所述指令進(jìn)一步使得所述計(jì)算機(jī)來接收縮放列表，所述縮放列表包括多個(gè)縮放系數(shù)，每個(gè)縮放系數(shù)與不同的包括第一數(shù)目的多個(gè)邏輯深度中的一個(gè)相關(guān)聯(lián)，以及在多個(gè)邏輯深度中使用所述第一數(shù)目進(jìn)行標(biāo)引，以選擇與所述第一數(shù)目相關(guān)聯(lián)的所述第一縮放系數(shù)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，非暫時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)包括在由計(jì)算機(jī)執(zhí)行時(shí)使得所述計(jì)算機(jī)來估算置于時(shí)鐘樹路徑內(nèi)的第一數(shù)目的多個(gè)第一緩存器的指令。所述多個(gè)第一緩存器耦連到在時(shí)鐘樹中生成時(shí)鐘信號的第一區(qū)塊和接收時(shí)鐘信號的第二數(shù)目的多個(gè)第二區(qū)塊之間。根據(jù)所述第二數(shù)目的對數(shù)函數(shù)估算所述第一數(shù)目。所述指令進(jìn)一步使得所述計(jì)算機(jī)根據(jù)所述第一數(shù)目選擇第一縮放系數(shù)，并根據(jù)所選擇的第一縮放系數(shù)來縮放與數(shù)個(gè)第一緩沖器相關(guān)聯(lián)的第一延遲。根據(jù)一個(gè)實(shí)施例，所述指令進(jìn)一步使得所述計(jì)算機(jī)在估算所述第一數(shù)目之前接收時(shí)鐘樹的網(wǎng)絡(luò)列表、扇出約束，以及電容約束。所述指令進(jìn)一步使得所述計(jì)算機(jī)根據(jù)所述網(wǎng)絡(luò)列表、所述扇出約束和所述電容約束來計(jì)算所述第一扇出。所述指令進(jìn)一步使得所述計(jì)算機(jī)根據(jù)第三數(shù)目的對數(shù)、底數(shù)等于所述第一扇出的對數(shù)來確定所述第一數(shù)目。根據(jù)一個(gè)實(shí)施例，所述指令進(jìn)一步使得所述計(jì)算機(jī)接收縮放列表，所述縮放列表包括多個(gè)縮放系數(shù)，每個(gè)縮放系數(shù)與不同的包括第一數(shù)目的多個(gè)邏輯深度中的一個(gè)相關(guān)聯(lián)，并且在多個(gè)邏輯深度中使用所述第一數(shù)目進(jìn)行標(biāo)引，以選擇與所述第一數(shù)目相關(guān)聯(lián)的所述第一縮放系數(shù)。參考以下詳細(xì)描述和附圖，可以得到對于本發(fā)明的實(shí)施例的性質(zhì)和優(yōu)勢的更好理解。附圖說明圖1描述了本發(fā)明的實(shí)施例所使用的、集成電路的設(shè)計(jì)和制造中的簡明示例性步驟。圖2描述了圖1中描述的物理實(shí)現(xiàn)步驟中的簡明示例性步驟。圖3描述了本發(fā)明的實(shí)施例所使用的、在時(shí)鐘樹合成(CTS)之前集成電路的時(shí)鐘樹和數(shù)據(jù)路徑的簡明示例性示意圖。圖4描述了表示本發(fā)明的實(shí)施例所用的、與發(fā)出路徑(launch-path)時(shí)序分析相關(guān)聯(lián)的時(shí)鐘信號的簡明示例性時(shí)序和波形圖。圖5描述了表示本發(fā)明的實(shí)施例所用的、進(jìn)一步與啟動(dòng)時(shí)間相關(guān)聯(lián)的圖4描述的時(shí)鐘信號的簡明示例性時(shí)序和波形圖。圖6描述了本發(fā)明的實(shí)施例所使用的、在圖3中描述的時(shí)鐘樹合成(CTS)之后的簡明示例性示意圖.圖7描述了根據(jù)本發(fā)明的實(shí)施例之一的、在圖1中描述的物理實(shí)現(xiàn)步驟中的簡明示例性步驟。圖8描述了根據(jù)本發(fā)明的一個(gè)實(shí)施例的、圖7中所描述的布置與優(yōu)化及估算在每個(gè)時(shí)鐘路徑中的虛擬緩沖器的數(shù)目及AOCV1驗(yàn)證步驟簡明示例性步驟。圖9描述了根據(jù)本發(fā)明的一個(gè)實(shí)施例的、圖8中所描述的確定估算邏輯深度步驟之后、圖3中描述的簡明示例性示意圖。圖10描述了根據(jù)本發(fā)明的一個(gè)實(shí)施例的、圖8中所描述的計(jì)算扇出步驟中的簡明示例性步驟。圖11描述了并入本發(fā)明的實(shí)施例的計(jì)算機(jī)系統(tǒng)的框圖。具體實(shí)施方式圖1描述了集成電路的設(shè)計(jì)和制造中的多個(gè)步驟101。進(jìn)程從產(chǎn)品創(chuàng)意100開始，其可以使用電子設(shè)計(jì)自動(dòng)化(EDA)軟件110來實(shí)現(xiàn)。芯片170可以通過執(zhí)行制造150和封裝及裝配160步驟由定型產(chǎn)生。以下描述了使用EDA軟件110的示例性設(shè)計(jì)流程，僅用于闡釋目的。例如，實(shí)際集成電路設(shè)計(jì)可能要求設(shè)計(jì)者在與以下描述的序列不同的序列中完成設(shè)計(jì)流程步驟。在系統(tǒng)設(shè)計(jì)112中，設(shè)計(jì)者描述了要實(shí)現(xiàn)的功能。設(shè)計(jì)者也可以進(jìn)行假設(shè)計(jì)劃來細(xì)化功能并檢查成本。進(jìn)一步的，硬件-軟件體系架構(gòu)劃分可以在該步驟處出現(xiàn)。在設(shè)計(jì)和功能驗(yàn)證114中，硬件描述語言(HDL)設(shè)計(jì)可以被創(chuàng)建并檢查以用于功能準(zhǔn)確性。在合成和設(shè)計(jì)116中，HDL代碼可以翻譯為網(wǎng)絡(luò)列表，其可以優(yōu)化用 于目標(biāo)技術(shù)。進(jìn)一步的，可以設(shè)計(jì)并實(shí)現(xiàn)測試以檢查所完成的芯片。在網(wǎng)絡(luò)列表驗(yàn)證118中，可以檢查該網(wǎng)絡(luò)列表以符合時(shí)序約束并與HDL代碼對應(yīng)。在設(shè)計(jì)計(jì)劃120中，可以建立并分析芯片的總體底層計(jì)劃用于時(shí)序和頂層布線。下一步，在物理實(shí)現(xiàn)122中，可以執(zhí)行布置和布線(routing)。在分析和擷取124中，可以在晶體管層驗(yàn)證電路功能。在物理驗(yàn)證126中，可以檢查該設(shè)計(jì)以糾正任意功能、制造、電氣或刻版的問題。在分辨率增強(qiáng)128處，可以在布局上進(jìn)行幾何控制，以改進(jìn)設(shè)計(jì)的可制造性。最后，在掩膜數(shù)據(jù)準(zhǔn)備130中，該設(shè)計(jì)可以是流片成功140，用于產(chǎn)生掩膜以產(chǎn)生完成的芯片。圖2描述了圖1中描述的物理實(shí)現(xiàn)步驟122中的簡明示例性步驟。參考圖2，物理實(shí)現(xiàn)步驟122開始210布置與優(yōu)化220，其可以是使用增強(qiáng)的布置與合成CAD技術(shù)的迭代進(jìn)程。布置與優(yōu)化220生成合法布置用于電路布局單元，即在光掩膜中圖形化的幾何圖形，表示在半導(dǎo)體晶圓上的IC電路元件和互連中將要圖形化的結(jié)構(gòu)，以及根據(jù)設(shè)計(jì)網(wǎng)絡(luò)列表、底層設(shè)計(jì)、以及設(shè)計(jì)規(guī)則的優(yōu)化設(shè)計(jì)。布置與優(yōu)化220功能可以優(yōu)化功率、恢復(fù)布置區(qū)域、最小化布局擁塞，并且最小化時(shí)序與設(shè)計(jì)規(guī)則沖突。片上變異(OCV)時(shí)序分析可以于布置與優(yōu)化220期間在布置之后使用，以最小化時(shí)序沖突，如以下示例所釋。時(shí)鐘樹合成(CTS)204可以是在網(wǎng)絡(luò)列表和設(shè)計(jì)布局中建立每個(gè)時(shí)鐘樹的進(jìn)程?？梢越⒚總€(gè)時(shí)鐘，由此在時(shí)鐘樹根處的時(shí)鐘源或驅(qū)動(dòng)可以經(jīng)由直接互連和其他時(shí)鐘樹的電路元件來驅(qū)動(dòng)在時(shí)鐘樹的葉子處的近千個(gè)時(shí)鐘元件。CTS可以通過沿時(shí)鐘樹路徑自動(dòng)生成緩沖器而部分地完成，正如使用一些可用的布局資源滿足時(shí)序約束所需要的那樣。時(shí)鐘樹合成也將時(shí)鐘樹偏差和時(shí)鐘插入延遲最小化，即，來自時(shí)鐘樹的根部的時(shí)鐘源至?xí)r鐘樹的葉子處的時(shí)鐘匯點(diǎn)的時(shí)鐘信號延遲。下一步，時(shí)鐘樹優(yōu)化以及AOCV1驗(yàn)證240可以執(zhí)行時(shí)鐘樹和數(shù)據(jù)路徑優(yōu)化以用于時(shí)序改進(jìn)。時(shí)鐘樹優(yōu)化可以通過執(zhí)行緩沖器大小、緩沖器重定位、門大小、門的重定位、電壓水平調(diào)整、布置重新配置、信號時(shí)序延遲引進(jìn)、虛擬負(fù)載插入以及內(nèi)置時(shí)鐘延遲的均衡來同時(shí)改進(jìn)時(shí)鐘偏差和時(shí)鐘插入延遲。AOCV1可以在具有已經(jīng)就位且使用的緩沖器的合成時(shí)鐘樹上執(zhí)行，從而部分地使用CAD工具自動(dòng)化地或者手動(dòng)地完成上述優(yōu)化，例如使用設(shè)計(jì)者介入以減少時(shí)序悲觀。AOCV1將如以下示例詳細(xì)描述。布線和郵路優(yōu)化以及AOCV2驗(yàn)證250進(jìn)行全局信號布線、跟蹤任務(wù)、詳細(xì)布線、拓?fù)鋬?yōu)化以及工程變更次序(ECO)布線。在步驟250處的AOCV2的結(jié)果可以用于減少郵路時(shí)序悲觀。用于制造的芯片完工和設(shè)計(jì)260可以執(zhí)行設(shè)計(jì)以產(chǎn)生容量(capacities)，其可以應(yīng)用在設(shè)計(jì)流程的各個(gè)階段以解決在芯片制造過程中碰到的進(jìn)程設(shè)計(jì)問題。結(jié)束270物理實(shí)現(xiàn)步驟122。圖3描述了根據(jù)本發(fā)明的實(shí)施例進(jìn)行的、在時(shí)鐘樹合成(CTS)230之前集成電路的時(shí)鐘樹和數(shù)據(jù)路徑300的簡明示例性示意圖。時(shí)鐘樹和數(shù)據(jù)路徑300可以包括一對觸發(fā)器301、302，下文也對應(yīng)稱為FF1、FF2，一對包括在數(shù)據(jù)路徑中的緩沖器反相器304、306，下文也對應(yīng)稱為U304、U306，一個(gè)多工器308，下文也稱為MUX308，以及AND門310。數(shù)據(jù)路徑可以包括FF1的Q輸出312，下文也稱為FF1/Q312，其經(jīng)由串行連接的緩沖器反相器對304，306驅(qū)動(dòng)了FF2的D輸入314，下文也稱為FF2/D314。時(shí)鐘樹可以包括由時(shí)鐘源驅(qū)動(dòng)的時(shí)鐘樹320的根部(未示出)，下文也稱為Clk320，其通過網(wǎng)絡(luò)CKA直接連接到MUX輸入340、FF1的時(shí)鐘(CLK)輸入350，下文也稱為FF1/CLK350，以及時(shí)鐘匯點(diǎn)360。在以下示例中，時(shí)鐘匯點(diǎn)360可以表示置于網(wǎng)絡(luò)CKA上的時(shí)鐘樹的各個(gè)不同葉子處的多個(gè)一千個(gè)時(shí)鐘匯點(diǎn)，但在此處表示時(shí)鐘匯點(diǎn)360處的單一集總電路。時(shí)鐘樹可以進(jìn)一步包括MUX，其輸出驅(qū)動(dòng)了直接連接到FF2的時(shí)鐘(CLK)輸入370的網(wǎng)絡(luò)MXA，下文也稱為FF2/CLK370，驅(qū)動(dòng)AND門310的輸入的MUX輸出330，以及時(shí)鐘匯點(diǎn)380，其在以下示例中表示置于網(wǎng)絡(luò)CKA上的時(shí)鐘樹的各個(gè)不同葉子處的多個(gè)五千個(gè)時(shí)鐘匯點(diǎn)，但在此處表示時(shí)鐘匯點(diǎn)380處的單一集總電路。時(shí)鐘樹可以進(jìn)一步包括AND門310，其輸出驅(qū)動(dòng)直接連接到時(shí)鐘匯點(diǎn)390的網(wǎng)絡(luò)MXB，其在以下示例中表示置于網(wǎng)絡(luò)MXB上的時(shí)鐘樹的各個(gè)不同葉子處的多個(gè)六千個(gè)時(shí)鐘匯點(diǎn)，但在此處表示時(shí)鐘匯點(diǎn)390處的單一集總電路。網(wǎng)絡(luò)可以由直接連接的導(dǎo)體定義，諸如金屬、多晶硅、或者重?fù)诫s擴(kuò)散，即直接連接在網(wǎng)絡(luò)列表中具體化的電路元件的直接連接線，而沒有任何干預(yù)晶體管、門、或其他網(wǎng)絡(luò)具體化電路元件。相反的，路徑可以包括一個(gè)或多個(gè)網(wǎng)絡(luò)的部分，將諸如例如Clk320的信號源連接到接收信號的信號匯點(diǎn)，諸如例如FF1/CLK350或FF2/CLK370，可能或可能不包括一個(gè)或多個(gè)干預(yù)晶體管、門、或其他網(wǎng)絡(luò)具體化電路元件。例如，時(shí)鐘樹可以包括Clk320和FF2/CLK370之間的路徑，其包括經(jīng)由部分網(wǎng)絡(luò)CKA和MXA 的連接的MUX308，并且也可以用符號表示為：Clk320→MUX308→FF2/CLK370.例如，時(shí)鐘樹可以進(jìn)一步包括Clk320和FF1/CLK350之間的路徑，其為經(jīng)由部分網(wǎng)絡(luò)CKA的直接連接，并且也可以用符號表示為：Clk320→FF1/CLK350.時(shí)鐘樹可以包括多個(gè)路徑，其將時(shí)鐘樹的根部320或Clk320連接到在時(shí)鐘樹的葉子處的時(shí)鐘匯點(diǎn)，諸如FF1/CLK350，時(shí)鐘匯點(diǎn)360，F(xiàn)F2/CLK370，時(shí)鐘匯點(diǎn)380，以及時(shí)鐘匯點(diǎn)390。因此，時(shí)鐘樹包括的多個(gè)路徑可以是對于設(shè)計(jì)和時(shí)序分析的挑戰(zhàn)。參考圖2和圖3，在CTS230之前，觸發(fā)器301、302，緩沖器反相器對304、306，MUX308，和AND門310以及它們的一些輸出驅(qū)動(dòng)的大小可以被優(yōu)化，以便在布置和優(yōu)化220期間仿真時(shí)序之后滿足時(shí)序要求。在物理實(shí)現(xiàn)122流程期間優(yōu)化設(shè)計(jì)越早，設(shè)計(jì)結(jié)果越好，因?yàn)楫?dāng)布局資源不容易獲得時(shí)，在流程的后期階段通常難以完成設(shè)計(jì)變更。靜態(tài)時(shí)序分析(STA)可以用于分析IC設(shè)計(jì)，從而觀察是否滿足了時(shí)序要求，并且如果沒有，則標(biāo)記該錯(cuò)誤路徑。使用基于圖3的STA時(shí)序示例，到達(dá)FF2/D314的數(shù)據(jù)來自FF1/Q312。FF1被Clk320計(jì)時(shí)。所述到達(dá)FF2/D370的時(shí)鐘也來源于Clk320。因此，Clk320可以被定義為公共點(diǎn)，并且用作時(shí)序分析的起始參考。至FF2/D314的數(shù)據(jù)經(jīng)由Clk320和FF2/D314之間的路徑發(fā)出，并且可以稱為“發(fā)出路徑”，其也可以用符號表示為：Clk320→FF1/CLK350→FF1/Q312→U304→U306→FF2/D314.到達(dá)FF2/D引腳的數(shù)據(jù)可以由Clk320和FF2/CLK370之間的路徑捕獲，并且可以稱為“捕獲路徑”，其也可以用符號表示為：Clk320→MUX308→FF2/CLK370.有至少兩個(gè)計(jì)時(shí)要求，發(fā)出路徑的延遲和捕獲路徑的延遲應(yīng)當(dāng)滿足：早期到達(dá)時(shí)序要求和晚期到達(dá)時(shí)序要求。早期到達(dá)要求定義與發(fā)出路徑相關(guān)的數(shù)據(jù)到達(dá)不能比在疊加FF2302要求的維持時(shí)間的捕獲路徑上的時(shí)鐘信號的到達(dá)更早。換言之，發(fā)出路徑早期到達(dá)>捕獲路徑到達(dá)+維持時(shí)間.否則，新數(shù)據(jù)可以覆寫FF2/D314上的舊數(shù)據(jù)，使得到達(dá)FF2/CLK370的時(shí)鐘信號鎖存錯(cuò)誤數(shù)據(jù)。稱為保持弛豫的時(shí)序邊界可以定義如下保持弛豫＝發(fā)出路徑早期到達(dá)–(捕獲路徑到達(dá)+保持時(shí)間) 此處如果保持弛豫>0則沒有時(shí)序沖突。晚期到達(dá)要求則要求與發(fā)出路徑相關(guān)的數(shù)據(jù)不能比在減去FF2302要求的啟動(dòng)時(shí)間的捕獲路徑上的下一周期的時(shí)鐘信號的到達(dá)更晚。換言之，發(fā)出路徑晚期到達(dá)<時(shí)鐘周期+捕獲路徑到達(dá)–啟動(dòng)時(shí)間.否則，下一時(shí)鐘周期可能不能及時(shí)鎖存FF2/D314上的數(shù)據(jù)。所述晚期到達(dá)要求將在下面討論。就STA示例而言，與圖3中描述的示例性性元件相關(guān)的延遲、啟動(dòng)和保持時(shí)間假設(shè)在下表1中給出：表1元件時(shí)間(ns)和類型FF1/CLK350→FF1/Q3120.5延遲U3040.11延遲U3060.11延遲MUX3081.0延遲FF2/CLK370→FF2/D3140.21啟動(dòng)圖4描述了表示本發(fā)明的實(shí)施例所用的、與發(fā)出路徑時(shí)序分析相關(guān)聯(lián)的時(shí)鐘信號402的簡明示例性時(shí)序和波形圖400。圖4同樣描述了這些示例的時(shí)間縮放404。同時(shí)參考圖3、圖4和表1，時(shí)鐘信號402出現(xiàn)在Clk320處時(shí)間0處。因?yàn)闆]有其他在Clk320FF1/CLK350之間的電路元件，時(shí)鐘信號402的上升沿406出現(xiàn)在FF1/CLK350處零納秒(ns)處，并且于FF1/Q312處根據(jù)FF1中的延遲在0.5ns的延遲時(shí)間之后發(fā)出數(shù)據(jù)路徑。每對緩沖器反相器304，306貢獻(xiàn)了0.11ns的發(fā)出路徑延遲。發(fā)出路徑的延遲可以是與發(fā)出路徑中的每個(gè)元件相關(guān)聯(lián)的延遲的總量。Clk320→FF1/CLK350→FF1/Q312→U304→U306→FF2/D314,并且可以與表1所提供的類似，且對應(yīng)0+0.5+0.11+0.11＝0.72ns.對于包括FF2的啟動(dòng)時(shí)間的晚期到達(dá)要求，發(fā)出路徑的延遲可以與下一個(gè)時(shí)鐘周期的捕獲路徑延遲減去FF2的啟動(dòng)時(shí)間要求相比較。圖5描述了表示本發(fā)明的實(shí)施例所用的、進(jìn)一步與FF2的啟動(dòng)時(shí)間相關(guān)聯(lián)的圖4描述的時(shí)鐘信號402的簡明示例性時(shí)序和波形圖500。繼續(xù)相同的示例并且同時(shí)參考圖3、圖5以及表1，第二上升沿506或時(shí)鐘信號402的下一時(shí)鐘周期在時(shí)鐘周期之后出現(xiàn)在FF2/CLK370，該時(shí)鐘周期為零時(shí)后的四納秒疊加1ns的根據(jù)MUX308的捕獲路徑延遲并減去FF2/CLK370→FF2/D314 給出的0.21ns的啟動(dòng)時(shí)間：4+1.0–0.21＝4.79ns,根據(jù)晚期到達(dá)要求，其必須比發(fā)起路徑延遲大。如上述計(jì)算的那樣，在發(fā)起路徑上的延遲為0.72ns，其比滿足晚期到達(dá)要求的4.79ns要小。一類時(shí)序邊界，啟動(dòng)弛豫時(shí)間，可以定義為啟動(dòng)弛豫＝時(shí)鐘周期+捕獲路徑到達(dá)–啟動(dòng)時(shí)間–發(fā)出路徑晚期到達(dá).在這個(gè)示例中，有時(shí)序邊界或啟動(dòng)弛豫為4.79–0.72＝4.07ns.在這個(gè)示例中滿足，如果啟動(dòng)弛豫>0，則沒有時(shí)序沖突。在片上變異(OCV)時(shí)序分析可以理解一些在制造期間可以影響時(shí)序的統(tǒng)計(jì)系數(shù)。傳統(tǒng)上，OCV可以用兩個(gè)稱為“減免”值的數(shù)字來建模。一個(gè)減免值比1大并且另一個(gè)減免值比1小。大于1的減免值被稱為“晚期路徑減免”并且小于1的減免值被稱為“早期路徑減免”。為了處理最壞的時(shí)序情況，在任何可用情況中，在晚期路徑上的延遲值可以乘以“晚期路徑減免”值>1，而在早期路徑上的延遲值可以乘以“早期路徑減免”值<1。需要理解，啟動(dòng)、保持和時(shí)鐘周期次數(shù)，其為與統(tǒng)計(jì)電路變異無關(guān)的約束，與系統(tǒng)時(shí)序分析方式相比，在OCV分析中沒有乘以減免值。換言之，相比于諸如門Z/L的系統(tǒng)速度變異影響包括時(shí)鐘周期的所有元件，當(dāng)可能在路徑中有許多這樣隨機(jī)變化速度特性的元件時(shí)，OCV會(huì)減免電路元件。使用前述的示例，向前述計(jì)算的發(fā)出路徑延時(shí)應(yīng)用諸如1.2的OCV“晚期路徑減免”值提供了：0*1.2+0.50*1.2+0.11*1.2+0.11*1.2＝0.864ns.使用前述示例，向前述計(jì)算的捕獲路徑延時(shí)應(yīng)用諸如0.8的OCV“早期路徑減免”值提供了：4+1.0*0.8-0.21＝4.59nsOCV的啟動(dòng)弛豫現(xiàn)在給出為4.59–0.864＝3.726ns,其仍然滿足晚期到達(dá)和弛豫要求。而，啟動(dòng)弛豫從先前的沒有OCV的4.07ns減少為具有OCV的3.72ns。換言之，OCV時(shí)序減少了悲觀。當(dāng)將延遲僅乘以“晚期路徑減免”和“早期路徑減免”值的OCV方式可能令人滿意地工作于130-nm和90-nm技術(shù)設(shè)計(jì)，OCV可以向小型幾 何設(shè)計(jì)增加過量和悲觀邊界，并且可能導(dǎo)致過度設(shè)計(jì)，例如，過量弛豫、設(shè)計(jì)邊界、或悲觀，減少設(shè)計(jì)性能，以及更長時(shí)間來設(shè)計(jì)周期完工。用在深亞微米技術(shù)的設(shè)計(jì)中的先進(jìn)片上變異(AOCV)分析或驗(yàn)證，提供了比OCV更好和更精確的方案，其自然地將OCV分析擴(kuò)展為將疊加與變異相關(guān)的邊界的改進(jìn)方法傳送在設(shè)計(jì)中。AOCV使用智能技術(shù)用于特定于上下文的減免，其減免值作為每個(gè)被分析的路徑的邏輯深度的函數(shù)，而不是單一一對全局減免值，由此減少過量設(shè)計(jì)邊界并導(dǎo)致較少的時(shí)序沖突。一個(gè)路徑的邏輯深度與在該路徑中的電路元件或布局單元的數(shù)目相關(guān)聯(lián)。AOCV表示比OCV邊界更加現(xiàn)實(shí)和實(shí)際方法，并且可以緩和過量邊界或悲觀所導(dǎo)致的過度設(shè)計(jì)的憂慮、降低的設(shè)計(jì)性能、以及更長的時(shí)序封閉循環(huán)，要求有更多的設(shè)計(jì)變化清除來自O(shè)CV時(shí)序分析的更多時(shí)序錯(cuò)誤。粗略地說，AOCV可以假設(shè)隨機(jī)統(tǒng)計(jì)變異是與要分析的路徑的邏輯深度成反比例的。AOCV是基于統(tǒng)計(jì)分析的，其示出了更深的路徑較少被隨機(jī)變異所影響——因?yàn)樨暙I(xiàn)影響是隨機(jī)的，在深路徑中的所有單元同時(shí)變快或者變慢幾乎是不可能的。換言之，路徑具有的單元的數(shù)目越多，路徑越不易感于由OCV影響所導(dǎo)致的時(shí)序變異。因此，AOCV通過計(jì)數(shù)路徑中要分析的單元的數(shù)目來計(jì)算路徑深度，并且從可以由仿真器接收的預(yù)定特征的AOCV減免列表中選擇合適的減免值。下表2描述了AOCV減免或縮放列表的示例，鑒于發(fā)出及捕獲路徑是根據(jù)路徑深度確定了，還指出了AOCV的路徑深度。例如，如果路徑包括一個(gè)或多個(gè)緩沖器，縮放列表2包括多個(gè)減免值或者縮放系數(shù)，每個(gè)與不同的多個(gè)邏輯或與在1.2和1.08之間的不同的多個(gè)縮放值相關(guān)聯(lián)的從1到15單元的單元深度相關(guān)聯(lián)。邏輯深度越高，變化的減免或縮放值越低。表2邏輯深度(元件數(shù)量)1234515可變的減免值1.21.161.141.131.121.08由于AOCV時(shí)序仿真可以在每個(gè)路徑的縮放列表中的多個(gè)邏輯深度中進(jìn)行索引，AOCV可以要求比OCV技術(shù)更多的計(jì)算機(jī)資源。因此，當(dāng)網(wǎng)絡(luò)列表和設(shè)計(jì)的單元布局更加完整時(shí)，AOCV可以用于CTS之后，而OCV可以在某些情況中用于CTS之前。上述設(shè)計(jì)示例在CTS執(zhí)行后將繼續(xù)。圖6描述了本發(fā)明的實(shí)施例所使用的、在圖3中描述的CTS230之后 的簡明示例性示意圖600。除以下不同外，圖6包括與圖3相同的元件和功能。圖6中描述的示意圖600可以進(jìn)一步包括附加的串行連接的時(shí)鐘樹緩沖器641-645，耦連在Clk320和MUX輸入340之間，串行連接的時(shí)鐘樹緩沖器651-655，耦連在Clk320和FF1/CLK350之間，以及串行連接的時(shí)鐘樹緩沖器661-665，耦連在Clk320和時(shí)鐘匯點(diǎn)360之間。示意圖600可以進(jìn)一步包括附加的串行連接的時(shí)鐘樹緩沖器671-676，耦連在MUX輸出330和FF2/CLK370之間，串行連接的時(shí)鐘樹緩沖器681-686，耦連在MUX輸出330和時(shí)鐘匯點(diǎn)380之間，以及串行連接的時(shí)鐘樹緩沖器691-696，耦連在AND門的輸出310和時(shí)鐘匯點(diǎn)390之間?；氐较惹暗腁OCV時(shí)序示例并且同時(shí)參考圖2、圖6和表2，示例性時(shí)鐘樹緩沖器641-645，651-655，661-665，671-676，681-686，691-696可以在圖2中提及的CTS230期間添加到網(wǎng)絡(luò)列表和布局設(shè)計(jì)。正如圖6中先前描述的那樣，邏輯深度為從置于Clk320處的公共路徑悲觀減少(CRPR)的公共點(diǎn)分離的邏輯等級，下文也稱為公共路徑。AOCV假設(shè)在公共路徑中的時(shí)序變化為零，因?yàn)樵诮?jīng)過CRPR公共點(diǎn)的公共路徑中的發(fā)出和捕獲信號是相同的信號。因此，在默認(rèn)情況下，AOCV不包括在公共路徑中的網(wǎng)絡(luò)或單元對象用于AOCV深度計(jì)算?；谑疽鈭D600在CTS后的邏輯連接，分立的邏輯深度值可以用于發(fā)出路徑和捕獲路徑計(jì)算。因此，對于圖6中描述的示例，從Clk320到FF2/D314的發(fā)出路徑深度為8，即，5個(gè)時(shí)鐘樹緩沖器651-655疊加1個(gè)FF1，疊加一對緩沖器反相器304、306而沒有計(jì)數(shù)FF2。從Clk320到FF2/CLK370的捕獲路徑深度為12，即，5個(gè)時(shí)鐘樹緩沖器641-645疊加1個(gè)MUX308，疊加6個(gè)時(shí)鐘樹緩沖器671-676而沒有計(jì)數(shù)FF2。以上描述為8的發(fā)出路徑深度值和為12的捕獲路徑深度值被用于減免列表的索引來選擇合適的減免值。在這個(gè)示例中，因?yàn)闉?的發(fā)出路徑邏輯深度沒有在表2中列出，其要求邏輯深度等于或大于15用于選擇為1.08的下一低縮放值，等于8的發(fā)出路徑邏輯深度的索引使用了發(fā)出路徑減免值，以便為5的邏輯深度選擇可變的為1.12的減免值。類似地，由于上述相同的對于發(fā)出路徑可變減免值的原因，等于12的捕獲路徑邏輯深度的索引使用了可變的減免值，以便為5的邏輯深度選擇可變的為1.12的減免值。隨后在這個(gè)示例中，為1.12的AOCV可變減免值被用于單元時(shí)序延遲， 作為對于發(fā)出路徑延遲的乘法系數(shù)0*1.12+0.50*1.12+0.11*1.12+0.11*1.12＝0.8064ns,并且對于捕獲路徑延遲4+1.0*0.8-0.21＝4.59ns.針對后期CTS電路600的啟動(dòng)弛豫被給出為4.59–0.8064＝3.7836ns.其仍然滿足晚期到達(dá)和弛豫要求。相比于上述示例，對于其他電路示例，具有兩個(gè)不同的可變減免值，分別用于發(fā)出路徑和捕獲路徑。圖7描述了根據(jù)本發(fā)明的實(shí)施例之一的、在圖1中描述的物理實(shí)現(xiàn)步驟122中的簡明示例性步驟。除以下例外，圖7與圖2包括類似的元件和功能。相比于圖2，圖7描繪了在單元布置之后，優(yōu)化可以包括估算720置于每個(gè)時(shí)鐘樹路徑中的多個(gè)虛擬緩沖器的數(shù)目，隨后對每個(gè)時(shí)鐘樹路徑使用該估算的數(shù)目以便進(jìn)行先于CTS230的AOCV1驗(yàn)證。相比于在置于布局?jǐn)?shù)據(jù)庫且在晚期設(shè)計(jì)步驟中繼續(xù)的CTS期間產(chǎn)生的緩沖器，就虛擬緩沖器僅用于AOCV1驗(yàn)證目的的意義而言，多個(gè)虛擬緩沖器為虛擬的，并且不是永久置于網(wǎng)絡(luò)列表或設(shè)計(jì)布局?jǐn)?shù)據(jù)庫中。運(yùn)行先于CTS的AOCV1驗(yàn)證更簡易地優(yōu)化了設(shè)計(jì)并且減少了上述的過量悲觀，并且在CTS之后提供了比圖2中描述的技術(shù)更好的設(shè)計(jì)優(yōu)化結(jié)果。在參考圖7的一個(gè)實(shí)施例中，相比于在步驟720中的估算的緩沖器的數(shù)目，CTS230產(chǎn)生了置于每個(gè)時(shí)鐘樹路徑中的新的不同數(shù)目的多個(gè)緩沖器。在CTS230中產(chǎn)生的新的不同數(shù)目的多個(gè)緩沖器可以定義為比在步驟720中的估算的虛擬緩沖器的數(shù)目更大，以便在步驟720處提供比在步驟740處在CTS230之后的時(shí)序檢測更悲觀的時(shí)序檢測。時(shí)鐘樹優(yōu)化和AOCV740跟隨CTS230，其可以在布置CTS緩沖器之后進(jìn)行第二AOCV或者AOCV2。在步驟720中估算的虛擬緩沖器可以不再在AOCV2中或在步驟720的后續(xù)步驟中使用。在CTS230中產(chǎn)生的新的不同數(shù)目的多個(gè)緩沖器可以定義為比在步驟720中的估算的虛擬緩沖器的數(shù)目更大，以便在步驟720處為AOCV1驗(yàn)證提供比步驟740處在CTS230之后的AOCV2驗(yàn)證更悲觀的時(shí)序。當(dāng)布局資源更容易獲得且由此在后續(xù)AOCV2驗(yàn)證中出現(xiàn)較少的時(shí)序沖突時(shí)，相比AOCV2的AOCV1的更多悲觀時(shí)序保證了在設(shè)計(jì)流程中如果需要糾正時(shí)序沖突可以更早地改變設(shè)計(jì)。郵路優(yōu)化可以包括在步驟750處的第三輪 AOCV驗(yàn)證，稱為AOCV3，以理解新的布線和結(jié)果時(shí)序變化的影響。在一個(gè)實(shí)施例中，物理實(shí)現(xiàn)122的設(shè)計(jì)流程可以簡單包括布置和優(yōu)化及估算720在每個(gè)時(shí)鐘樹路徑及AOCV1驗(yàn)證中的緩沖器的數(shù)目，而沒有CTS230的后續(xù)步驟，時(shí)鐘樹優(yōu)化740，布線和郵路優(yōu)化750，以及芯片完工260和制造的設(shè)計(jì)。當(dāng)例如知識產(chǎn)權(quán)(IP)單元的IC部分在并入片上系統(tǒng)(SOC)設(shè)計(jì)之前被設(shè)計(jì)和驗(yàn)證時(shí)序，可以使用這樣的物理實(shí)現(xiàn)122的短設(shè)計(jì)流程。圖8描述了根據(jù)本發(fā)明的一個(gè)實(shí)施例的、圖7中所描述的布置與優(yōu)化及估算在每個(gè)時(shí)鐘路徑中的虛擬緩沖器的數(shù)目及AOCV1驗(yàn)證步驟720的簡明示例性步驟。布置和優(yōu)化220發(fā)揮與圖2所釋的相同功能。在布置和優(yōu)化220之后但在估算時(shí)鐘樹中的虛擬緩沖器的數(shù)目之前，圖8描述了可能根據(jù)技術(shù)設(shè)計(jì)規(guī)則接收時(shí)鐘樹中的網(wǎng)絡(luò)列表、扇出約束和以及電容約束。網(wǎng)絡(luò)列表可以例如包括圖3描述的時(shí)鐘樹和數(shù)據(jù)路徑300的示意圖。同時(shí)參考圖3、圖8，仿真器可以使用網(wǎng)絡(luò)列表來尋找時(shí)鐘匯點(diǎn)群組并計(jì)算每個(gè)時(shí)鐘匯點(diǎn)群組的時(shí)鐘匯點(diǎn)數(shù)目M。匯點(diǎn)群組可以定義為直接接收由相同時(shí)鐘網(wǎng)絡(luò)驅(qū)動(dòng)的時(shí)鐘信號的多個(gè)電路塊，其可以反過來由時(shí)鐘緩沖器電路對比試塊(未示出)產(chǎn)生，其在Clk320處產(chǎn)生時(shí)鐘信號。匯點(diǎn)群組名稱可以與網(wǎng)絡(luò)名稱相同。在這個(gè)示例中，具有3個(gè)匯點(diǎn)群組，CKA、MXA和MXB。匯點(diǎn)群組CKA在時(shí)鐘匯點(diǎn)360處包括MCKA＝1k的匯點(diǎn)，匯點(diǎn)群組MXA在時(shí)鐘匯點(diǎn)380處包括MMXA＝5k的匯點(diǎn)，并且匯點(diǎn)群組MXB在時(shí)鐘匯點(diǎn)390處包括MMXB＝6k的匯點(diǎn)。網(wǎng)絡(luò)列表進(jìn)一步包括使用的緩沖器電路對比試塊和多個(gè)虛擬緩沖器中的一個(gè)的電子和設(shè)計(jì)布局特性，如下所述。根據(jù)網(wǎng)絡(luò)列表、扇出約束和電容約束，仿真器計(jì)算830時(shí)鐘緩沖器電路對比試塊的最大允許扇出N。時(shí)鐘緩沖器電路對比試塊的輸出負(fù)載可以利用電線負(fù)載模型來計(jì)算。根據(jù)M的對數(shù)，仿真器確定840多個(gè)虛擬緩沖器的估算的邏輯深度數(shù)目D，該對數(shù)底數(shù)等于N，表達(dá)為：D＝logN(M),其中N，M和D為具有整數(shù)值的數(shù)目，每個(gè)均大于或等于1。因此，在一個(gè)實(shí)施例中，評估了上述表達(dá)以便找到D的滿足公式的最低整數(shù)值：M≤ND.圖9描述了根據(jù)本發(fā)明的一個(gè)實(shí)施例的、圖8中所描述的確定估算邏輯深度840之后、圖3中描述的簡明示例性示意圖900。同時(shí)參考示例中的 圖8和圖9，假設(shè)最大允許扇出N等于8。由此，對于具有等于1k或者1024個(gè)匯點(diǎn)的MCKA匯點(diǎn)群組CKA，DCKA的評估使用1024≤8D.估算83＝512，其小于1024，因此DCKA應(yīng)當(dāng)大于3，而84＝4096，其大于1024，因此DCKA等于4滿足DCKA的要求的公式。由此，要添加到在匯點(diǎn)群組CKA中的每個(gè)路徑的估算虛擬緩沖器的數(shù)目可以是4個(gè)緩沖器。類似地，仿真器對具有等于5k或5120個(gè)匯點(diǎn)的MMXA的匯點(diǎn)群組MXA和具有等于6k或6144個(gè)匯點(diǎn)的MMXB的匯點(diǎn)群組MXB進(jìn)行估算，因?yàn)?4＝4096，小于5120或6144，所以DMXA和DMXB必須大于4，而85＝32768，大于5120或6144，所以DMXA和DMXB等于5滿足對DMXA和DMXB的公式。因此，要添加到在匯點(diǎn)群組MXA和MXB中的每個(gè)路徑的估算虛擬緩沖器的數(shù)目可以是5個(gè)緩沖器。除以下不同之外，圖9包括與圖3相同的元件和功能。根據(jù)上述提供等于4的DCKA的對數(shù)公式，圖9中描述的示意圖900可以進(jìn)一步包括在匯點(diǎn)群組CKA中的置于三個(gè)時(shí)鐘樹路徑中的每個(gè)路徑中的四個(gè)串行連接的虛擬緩沖器，941-944，951-954,，961-964，分別耦連到Clk320和MUX輸入340之間、Clk320和FF1/CLK350之間、和Clk320和時(shí)鐘匯點(diǎn)360之間的三個(gè)路徑中的每個(gè)路徑。根據(jù)上述提供等于5的DMXA的對數(shù)公式，圖9中描述的示意圖900可以進(jìn)一步包括在匯點(diǎn)群組MXA中的置于兩個(gè)時(shí)鐘樹路徑中的每個(gè)路徑中的五個(gè)串行連接的虛擬緩沖器，971-975，981-985，分別耦連到MUX輸出330和FF2/CLK370之間、MUX輸出330和時(shí)鐘匯點(diǎn)380之間的兩個(gè)路徑中。根據(jù)上述提供等于5的DMXB的對數(shù)公式，示意圖900可以進(jìn)一步包括在匯點(diǎn)群組MXB中的置于單個(gè)時(shí)鐘樹路徑中的五個(gè)串行連接的虛擬緩沖器，991-995，耦連在AND門310的輸出和時(shí)鐘匯點(diǎn)390之間。相比于在CTS期間產(chǎn)生的時(shí)鐘樹緩沖器，虛擬緩沖器被描述為覆蓋不間斷的時(shí)鐘樹路徑而不破壞時(shí)鐘樹路徑的虛線，用以表示虛擬緩沖器沒有添加到網(wǎng)絡(luò)列表或者設(shè)計(jì)布局。進(jìn)一步的，在一個(gè)實(shí)施例中，每個(gè)虛擬緩沖器941-944，951-954，961-964，971-975，981-985，991-995可以選擇具有與從網(wǎng)絡(luò)列表選擇的單個(gè)類型的緩沖器相同的電子和設(shè)計(jì)布局特性。例如，每個(gè)虛擬緩沖器可以是一種表示具有多數(shù)與網(wǎng)絡(luò)列表相關(guān)的所有單元庫中的可用不同緩沖器驅(qū)動(dòng)的平均值本質(zhì)上相等的電子驅(qū)動(dòng)能力的緩沖器 的類型。在一個(gè)實(shí)施例中，虛擬緩沖器可以與本質(zhì)上相等的延遲時(shí)間相關(guān)聯(lián)。相比之下，在CTS期間產(chǎn)生的緩沖器，諸如圖6中描述的641-645，651-655，661-665，671-676，681-686，691-696，可能會(huì)從多個(gè)不同的具有不同從單元庫中選出的電子和設(shè)計(jì)布局特性的緩沖器類型中選擇出來，以比使用單一緩沖器類型的時(shí)鐘樹驅(qū)動(dòng)方案更好地優(yōu)化非虛擬時(shí)鐘樹驅(qū)動(dòng)方案。例如，在CTS期間產(chǎn)生的緩沖器可以包括一個(gè)具有第一延遲時(shí)間的緩沖器和另一個(gè)具有與第一延遲時(shí)間不同的第二延遲時(shí)間的緩沖器。同時(shí)參考圖8、圖9和表2，在確定840估算每個(gè)時(shí)鐘路徑的邏輯深度，仿真器根據(jù)上述確定的D值疊加每個(gè)時(shí)鐘路徑的接收的網(wǎng)絡(luò)列表中的現(xiàn)有單元數(shù)目來選擇850每個(gè)時(shí)鐘路徑的縮放系數(shù)。繼續(xù)具有虛擬緩沖器的時(shí)鐘樹的先前示例，發(fā)出路徑延遲可以表示為：Clk320→U951→U952→U953→U954→FF1/CLK350→FF1/Q312→U304→U306→FF2/D314,假設(shè)在這個(gè)示例中，每個(gè)虛擬緩沖器延遲等于0.1ns，并且另一個(gè)電路塊延遲可以再一次由表1提供并且分別為0.1+0.1+0.1+0.1+0.5+0.11+0.11.仿真器接收縮放列表，諸如例如，表2，包括多個(gè)縮放系數(shù)或可變減免值，每個(gè)與不同的多個(gè)邏輯深度中的一個(gè)相關(guān)聯(lián)。在發(fā)出路徑中的估算虛擬緩沖器的數(shù)目為DCKA，其等于4疊加在為3的發(fā)出路徑中的已有單元的數(shù)目，例如FF1，以及一對緩沖器304，306，使總邏輯深度成為4+3＝7下一步，仿真器可以在多個(gè)不同的邏輯深度中使用為7的邏輯深度進(jìn)行索引，以選擇縮放系數(shù)或可變的1.12的減免因數(shù)，其余為7的邏輯深度相關(guān)聯(lián)。在這個(gè)實(shí)施例中，仿真器選擇1.12的值，與在5和14之間的邏輯深度的值相關(guān)聯(lián)，因?yàn)楸?沒有明確列出從6到14的顯著邏輯深度，因此仿真器索引下一個(gè)列出的邏輯深度小于7，其與1.12的縮放系數(shù)明確相關(guān)聯(lián)為5。仿真器于是根據(jù)所選擇的縮放系數(shù)來縮放860時(shí)序延時(shí)，例如1.12，對于在AOCV1期間每個(gè)時(shí)鐘路徑接收的網(wǎng)絡(luò)列表中的每個(gè)估算的緩沖器和每個(gè)已有的單元，諸如本實(shí)例所給出的那樣。發(fā)出路徑延遲可以給出為0.1*1.12+0.1*1.12+0.1*1.12+0.1*1.12+0.5*1.12+0.11*1.12 +0.11*1.12＝1.2544ns.捕獲路徑延遲可以表示為Clk320→U941→U942→U943→U944→MUX308→U971→U972→U973→U974→U975→FF2/CLK370→FF2/D314,需要注意的是時(shí)鐘周期和啟動(dòng)時(shí)間沒有通過縮放系數(shù)進(jìn)行縮放，因?yàn)闀r(shí)鐘周期和啟動(dòng)時(shí)間在AOCV分析中不是在統(tǒng)計(jì)上受影響的。于是由1.12縮放的延遲時(shí)間以及假設(shè)表1中示出的相同的4ns時(shí)鐘周期和FF2啟動(dòng)時(shí)間給出了晚期到達(dá)時(shí)間公式為4+0.1*1.12+0.1*1.12+0.1*1.12+0.1*1.12+1.0*1.12+0.1*1.12+0.1*1.12+0.1*1.12+0.1*1.12+0.1*1.12-0.21＝5.918ns.AOCV1的預(yù)CTS啟動(dòng)弛豫則給出為5.918-1.2544＝4.6636ns,其大于零且由此滿足晚期到達(dá)和弛豫要求。需要注意的是正如以上圖6得到的那樣，來自AOCV1＝4.6636ns的啟動(dòng)弛豫時(shí)間、邊界或悲觀大于來自CTS之后的AOCV2＝4.1036ns的啟動(dòng)悲觀。在AOCV1期間悲觀更高，幫助確保更容易在CTS之前完成時(shí)序沖突必要的設(shè)計(jì)變化，并減少CTS之后的時(shí)序沖突，幫助確保更快的設(shè)計(jì)閉合。圖10描述了根據(jù)本發(fā)明的一個(gè)實(shí)施例的、圖8中所描繪的計(jì)算扇出830步驟中的簡明示例性步驟。仿真器從為在Clk320處產(chǎn)生等于所接收的最大扇出約束的時(shí)鐘信號的時(shí)鐘緩沖器電路對比試塊(未示出)設(shè)置最大允許扇出N而開始1010。下一步，時(shí)鐘緩沖器電路對比試塊的負(fù)載電容被設(shè)置1030為等于N疊加引腳電容的函數(shù)。如果1040負(fù)載電容少于所接收的最大電容約束，則輸出1060N來結(jié)束1070對N的計(jì)算。如果1040負(fù)載電容不少于所接收的最大電容約束，則N被衰減10501，即N＝N-1,并且負(fù)載電容根據(jù)N的新值進(jìn)行了重新計(jì)算，作為N疊加引腳電容的函數(shù)，重復(fù)步驟1030-1050直至負(fù)載電容小于所接收的最大電容約束。圖11描述了并入本發(fā)明的實(shí)施例的計(jì)算機(jī)系統(tǒng)的框圖。圖11僅描述了并入本如本發(fā)明的實(shí)施例，并且在引用的權(quán)利要求中沒有限制發(fā)明的范圍。本領(lǐng)域的普通技術(shù)人員將意識到其他變化、修改和替代。在一個(gè)實(shí)施例中，計(jì)算機(jī)系統(tǒng)1100典型地包括監(jiān)控器1110，計(jì)算機(jī)1120，用戶輸出設(shè)備1130，用戶輸入設(shè)備1140，通信接口1150及其類似。如圖11中所示，計(jì)算機(jī)1120可以包括一個(gè)或多個(gè)處理器1160，其與數(shù)個(gè)外圍設(shè)備經(jīng)由總線子系統(tǒng)1190進(jìn)行通信。這些外圍設(shè)備可以包括用戶輸入設(shè)備1130，用戶輸入設(shè)備1140，通信接口1150以及存儲(chǔ)子系統(tǒng)，諸如隨機(jī)存取存儲(chǔ)器(RAM)1170和磁盤驅(qū)動(dòng)1180。用戶輸入設(shè)備1130包括用于向計(jì)算機(jī)系統(tǒng)1120輸入信息的設(shè)備和機(jī)制的所有可能類型。它們可以包括鍵盤、按鍵、并入顯示屏的觸摸屏、諸如聲音辨識系統(tǒng)的音頻輸入設(shè)備、麥克風(fēng)、和其他類型的輸入設(shè)備。在各個(gè)實(shí)施例中，用戶輸入設(shè)備1130典型地呈現(xiàn)為計(jì)算機(jī)鼠標(biāo)、軌跡球、軌跡板、操縱桿、無線遙控、繪圖板、聲音命令系統(tǒng)、眼動(dòng)儀、及其類似。用戶輸入設(shè)備1130典型地允許用戶經(jīng)由諸如按鈕點(diǎn)擊的命令或其類似來選擇出現(xiàn)在監(jiān)控器1110上的對象、圖標(biāo)、文本及其類似。用戶輸出設(shè)備110包括用于輸出來自計(jì)算機(jī)1120的信息的設(shè)備和機(jī)制的所有可能的類型。它們可以包括顯示屏(例如，監(jiān)控器1110)，諸如視頻輸出裝置等的非虛擬顯示屏。通信接口1150向其他通信網(wǎng)絡(luò)或設(shè)備提供了接口。通信接口1150可以作為用于從其他系統(tǒng)接收數(shù)據(jù)或向其他系統(tǒng)傳播數(shù)據(jù)的接口。通信接口1150的實(shí)施例典型地包括以太網(wǎng)卡，調(diào)制解調(diào)器(電話，衛(wèi)星，線纜，ISDN)，(異步)數(shù)字用戶專線(DSL)單元，火線接口，USB接口，及其類似。例如，通信接口1150可以耦連到計(jì)算機(jī)網(wǎng)絡(luò)，到火線總線及其類似。在其他實(shí)施例中，通信接口1150可以物理地集成到計(jì)算機(jī)1120的母版上，并且可以是軟件程序，諸如軟DSL及其類似。在各個(gè)實(shí)施例中，計(jì)算機(jī)系統(tǒng)1100也可以包括使得諸如HTTP、TCP/IP、RTP/RTSP協(xié)議及其類似網(wǎng)絡(luò)上的通信可用的軟件。在本發(fā)明的替代實(shí)施例中，也可以使用其他通信軟件和傳輸協(xié)議，例如IPX、UDP及其類似。在一些實(shí)施例中，計(jì)算機(jī)1120包括一個(gè)或多個(gè)來自Intel的Xeon微處理器作為一個(gè)或多個(gè)處理器1160。進(jìn)一步的，一個(gè)實(shí)施例，計(jì)算機(jī)1120包括基于UNIX的操作系統(tǒng)。RAM1170和磁盤驅(qū)動(dòng)1180為配置為存儲(chǔ)諸如本發(fā)明的實(shí)施例的數(shù)據(jù)的有形介質(zhì)的示例，包括可執(zhí)行的計(jì)算機(jī)代碼、人工可讀代碼及其類似。其他類型的有形介質(zhì)包括軟盤、可移動(dòng)硬盤、諸如CD-ROMS、DVD和條形碼的光學(xué)存儲(chǔ)介質(zhì)、諸如閃存的半導(dǎo)體存儲(chǔ)器、非暫時(shí)性只讀存儲(chǔ)器 (ROMS),電池支持的易失存儲(chǔ)器，網(wǎng)絡(luò)存儲(chǔ)設(shè)備及其類似。RAM1170和磁盤驅(qū)動(dòng)1180可以配置為存儲(chǔ)基本程序和數(shù)據(jù)結(jié)構(gòu)，其提供了本發(fā)明的功能。提供本發(fā)明的功能的軟件代碼模型和指令可以存儲(chǔ)在RAM1170和磁盤驅(qū)動(dòng)1180中。這些軟件模塊可以由一個(gè)或多個(gè)處理器1160、RAM1170執(zhí)行，并且磁盤驅(qū)動(dòng)1180也可以根據(jù)本發(fā)明提供所用的存儲(chǔ)數(shù)據(jù)的庫。RAM1170和磁盤驅(qū)動(dòng)1180可以包括多個(gè)存儲(chǔ)器，包括用于在程序執(zhí)行期間存儲(chǔ)指令和數(shù)據(jù)的主隨機(jī)存取存儲(chǔ)器(RAM)，和其中存儲(chǔ)了固定非暫時(shí)性指令的只讀存儲(chǔ)器(ROM)。RAM1170和磁盤驅(qū)動(dòng)1180可以包括文件存儲(chǔ)子系統(tǒng)，為程序和數(shù)據(jù)文件提供長期(非易失性)存儲(chǔ)。RAM1170和磁盤存儲(chǔ)1180也可以包括可移動(dòng)存儲(chǔ)系統(tǒng)，諸如可移動(dòng)閃存?？偩€子系統(tǒng)1190提供用于使得計(jì)算機(jī)1120的各個(gè)部件和子系統(tǒng)按預(yù)期相互進(jìn)行通信的機(jī)制，雖然總線子系統(tǒng)1190示意地示出了單一總線，總線子系統(tǒng)的替代性實(shí)施例可以使用多條總線。圖11示出了能夠?qū)嵤┍景l(fā)明的計(jì)算機(jī)系統(tǒng)。對于本領(lǐng)域的普通技術(shù)人員顯而易見的是，許多其他硬件和軟件配置適用于本發(fā)明。例如，計(jì)算機(jī)可以是臺(tái)式、便攜式、機(jī)架式或平板配置。附加的，計(jì)算機(jī)可以是一系列的網(wǎng)絡(luò)計(jì)算機(jī)。進(jìn)一步的，考慮使用其他微處理器，諸如PentiumTM或ItaniumTM微處理器；來自AdvancedMicroDevices有限公司的OpteronTM或AthlonXPTM微處理器及其類似。進(jìn)一步的，考慮其他類型的操作系統(tǒng)，諸如或其來自Microsoft集團(tuán)的類似，來自SunMicrosystems公司的Solaris，LINUX，UNIX，及其類似。在另一個(gè)實(shí)施例中，上述技術(shù)可以實(shí)現(xiàn)在芯片或輔助處理板上。本發(fā)明的各個(gè)實(shí)施例可以以軟件或硬件或兩者結(jié)合中的邏輯形式來實(shí)現(xiàn)。邏輯可以存儲(chǔ)在計(jì)算機(jī)可讀或機(jī)器可讀的非暫時(shí)性存儲(chǔ)介質(zhì)中，作為一系列指令，適用于指引計(jì)算機(jī)系統(tǒng)的處理器來進(jìn)行本發(fā)明公開的實(shí)施例中的一系列步驟。邏輯可以形成部分計(jì)算機(jī)程序產(chǎn)品，適用于指引信息處理設(shè)備來進(jìn)行本發(fā)明公開的實(shí)施例的一系列步驟?；诒竟_和本文提供的教導(dǎo)，本領(lǐng)域的普通技術(shù)人員將理解用于實(shí)現(xiàn)本發(fā)明的其他方法和/或方法。本文描述的數(shù)據(jù)結(jié)構(gòu)和代碼可以部分地或完全地存儲(chǔ)在計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)和/或硬件模塊和/或硬件裝置上。計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)包括但不限 于，易失性存儲(chǔ)器、非易失性存儲(chǔ)器、諸如磁盤驅(qū)動(dòng)的磁和光存儲(chǔ)設(shè)備、磁帶、CD(光碟)、DVD(數(shù)字化通用光盤或數(shù)字化視頻光盤)或其他已知或后期開發(fā)的介質(zhì)，其能夠存儲(chǔ)代碼和/或數(shù)據(jù)。本文描述的硬件模塊或裝置包括但不限于，特定用途集成電路(ASICs)、現(xiàn)場可編程門陣列(FPGAs)、專用或共享處理器，和/或其他已知或后期開發(fā)的硬件模塊或裝置。本文描述的方法和進(jìn)程可以部分地或完全地實(shí)施為存儲(chǔ)在計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)或設(shè)備中的代碼和/或數(shù)據(jù)，因此當(dāng)計(jì)算機(jī)系統(tǒng)讀取并執(zhí)行代碼和/或數(shù)據(jù)時(shí)，計(jì)算機(jī)系統(tǒng)進(jìn)行相關(guān)聯(lián)方法和進(jìn)程。方法和進(jìn)程也可以部分地或完全地實(shí)施在硬件模塊或裝置中，因此當(dāng)硬件模塊或裝置有效時(shí)，它們進(jìn)行相關(guān)聯(lián)的方法和進(jìn)程。本文公開的方法和進(jìn)程可能用代碼、數(shù)據(jù)和硬件模塊或裝置的組合來實(shí)施。本發(fā)明的上述實(shí)施例為示例性的而非限制性的。可以進(jìn)行各種替代和等同。雖然本發(fā)明參考使用AOCV時(shí)序驗(yàn)證的特定設(shè)計(jì)流程作為示例進(jìn)行描述，應(yīng)當(dāng)理解本發(fā)明不受時(shí)序分析類型的限制，而也可以應(yīng)用于其他得益于在驗(yàn)證期間估算信號路徑的邏輯深度的時(shí)序分析的形式。雖然本發(fā)明參考使用CTS的特定設(shè)計(jì)流程作為示例進(jìn)行描述，應(yīng)當(dāng)理解本發(fā)明不受時(shí)鐘樹電路類型的限制，而也可以應(yīng)用于其他得益于在驗(yàn)證期間估算信號路徑的邏輯深度的設(shè)計(jì)流程。雖然本發(fā)明參考示例性時(shí)鐘樹電路作為示例進(jìn)行描述，應(yīng)當(dāng)理解本發(fā)明不受所使用的設(shè)計(jì)流程類型的限制，而設(shè)計(jì)流程可以得益于對將在樹電路設(shè)計(jì)中例示的緩沖器網(wǎng)絡(luò)的估算。此外，本發(fā)明的技術(shù)和系統(tǒng)適用于多種設(shè)計(jì)、測試、和/或由守恒的信號流、等式的數(shù)字系統(tǒng)或事件來表征的制造系統(tǒng)的電子設(shè)計(jì)自動(dòng)化(EDA)工具和方法論。本發(fā)明的范圍因此不應(yīng)當(dāng)根據(jù)以上說明書確定，而應(yīng)當(dāng)根據(jù)所附權(quán)利要求的全部范圍及其等同權(quán)利要求而確定。當(dāng)前第1頁1 2 3