本發(fā)明涉及嵌入式非易失性存儲器(eNVM)，尤其涉及保護eNVM中存儲的數(shù)據(jù)免于因電磁兼容性(EMC)事件(例如電磁干擾(EMI)、靜電放電(ESD)等)而受損。

背景技術：

術語“電磁兼容性”(EMC)指的是一般的電氣設備、特別是電路在遭受各種類型干擾(包括EMI、ESD和其它電磁干擾)時不會不可接受地運行的能力。例如，能夠采取某些EMC措施解決集成電路(IC)中的敏感度和/或抗擾性問題，通常目的是保護IC不因EMC事件受破壞和/或崩潰。示例性EMC措施可以包括操作制度的定制控制、電路設計約束和/或特征、EMC測試、EMI屏蔽等。

嵌入式非易失性存儲器(eNVM)是一個重要的IC組件，其給電子產品增加靈活性并有助于縮短上市時間。例如，由于eNVM能夠通過快速的代碼訪問、數(shù)據(jù)存儲和代碼的系統(tǒng)內和/或機上可再編程性、相對低的功耗、IC功能的實時可控性來支持相對高的系統(tǒng)速度，eNVM廣泛用于汽車、移動及安全市場的各種微控制器應用中。然而，關于某些eNVM設計的公知問題是中等強度的EMC事件可能能夠以使所述eNVM中存儲的數(shù)據(jù)或程序不可控地改變(例如，被擦除或隨機再編程)的方式切換某些關鍵的eNVM控制信號。大多數(shù)情況下，此類不可控的改變促使對應的片上系統(tǒng)(SoC)的操作完全崩潰。在某些系統(tǒng)(例如移動的車輛)中，此類崩潰可能極其危險，因為它能危及乘客的安全。

附圖說明

本文中本發(fā)明的實施例通過舉例方式被示出，而不限于附圖，其中類似的附圖標記指示相似的元件。圖中的元件是為簡明清晰而示出的，不一定按比例繪制。通過舉例，根據(jù)參考附圖的以下詳細描述，所公開的實施例的各方面、 特征和益處將變得更完全明顯，其中：

圖1為示出根據(jù)本發(fā)明實施例的eNVM的示意性框圖；

圖2為示出根據(jù)本發(fā)明實施例的能夠用于圖1的eNVM的閃速存儲器單元的陣列的示意性電路圖；

圖3示出了根據(jù)本發(fā)明實施例的列出施加于圖1的eNVM的示例性控制信號的表；

圖4為示出根據(jù)本發(fā)明實施例的包括圖1的eNVM的IC的示意性框圖；以及

圖5示出了根據(jù)本發(fā)明實施例的示出能夠用于圖4的IC的檢錯碼的表。

具體實施方式

本文公開了本發(fā)明的具體說明性實施例。然而，本公開提及的具體結構和功能細節(jié)僅是代表性的，目的是描述本發(fā)明示例性實施例。可以以許多替代形式實現(xiàn)本發(fā)明的實施例，其不應該被解釋為僅限于本文記載的實施例。

如本文所用的，除非上下文明確指示，否則單數(shù)形式“一個”、“某個”和“所述”意圖也包括復數(shù)形式。此外要理解術語“包含”、“含有”、“具有”、“擁有”、“包括”和/或“計入”指定存在所述的特征、步驟或組件，但不排除存在或增加一個或更多個其它特征、步驟或組件。還應該注意到在某些替代實施例中，某些功能或動作可以不按圖中所示的順序發(fā)生。

如本文所用的，使用術語“斷言(assert)”和“去斷言(de-assert)”分別指示致使控制信號、狀態(tài)比特或其它相關功能特征或元件進入其邏輯真狀態(tài)和邏輯假狀態(tài)。如果所述邏輯真狀態(tài)為邏輯電平1，那么所述邏輯假狀態(tài)為邏輯電平0?？商娲?，假如所述邏輯真狀態(tài)為邏輯電平0，那么所述邏輯假狀態(tài)為邏輯電平1。

在各替代實施例中，可以使用正或負邏輯電路產生本文所述的各邏輯信號。例如，在負邏輯信號的情況下，所述信號低有效，所述邏輯真狀態(tài)對應于邏輯電平0?？商娲?，在正邏輯信號的情況下，所述信號高有效，所述邏輯真狀態(tài)對應于邏輯電平1。

根據(jù)本發(fā)明，通過經由eNVM所處的IC或SoC的內部總線從控制器傳送控制信號到eNVM之前至少對控制信號的子集進行編碼，解決了eNVM的脆 弱性。在一個實施例中，用于這一目的的檢錯碼特別設計為使任意EMC事件以相對高的概率將錯誤引入所傳送的碼字。響應于在所傳送的碼字中檢測到錯誤，SoC執(zhí)行一組適當?shù)陌踩雷o操作，防止eNVM中存儲的數(shù)據(jù)或程序被不可控地改變。

在一個實施例中，本發(fā)明提供了一種IC，其包括具有存儲器單元陣列和多個控制寄存器的eNVM。控制器配置為產生用于NVM的控制信號。編碼器配置為從所述控制器至少接收控制信號的子集，將所述控制信號的子集提供的第一組邏輯值轉換為對應的碼字，使用檢錯碼執(zhí)行所述轉換。解碼器配置為：(i)從所述編碼器接收碼字，應用所述檢錯碼檢測所述解碼器接收的所述碼字中的任意錯誤；和(ii)響應于在所述碼字中檢測到錯誤，防止對所述存儲器單元陣列中存儲的數(shù)據(jù)執(zhí)行不對應于所述第一組邏輯值的存儲器操作。

在另一實施例中，本發(fā)明提供一種提高IC的EMC的方法。所述方法包括將控制信號的至少一個子集提供的第一組邏輯值轉換為對應的碼字，使用檢錯碼執(zhí)行所述轉換。所述IC包括具有存儲器單元陣列和多個控制寄存器的嵌入式NVM以及控制器，控制器配置為(i)產生用于所述NVM的控制信號，(ii)在總線上傳送碼字；(iii)在所述總線上傳送所述碼字后，應用檢錯碼以檢測所述碼字中的任意錯誤；和(iv)響應于所述傳送之后在所述碼字中檢測到錯誤，防止對所述存儲器單元陣列中存儲的數(shù)據(jù)執(zhí)行不對應于第一組邏輯值的存儲器操作。

參考圖1，示出了根據(jù)本發(fā)明實施例的eNVM 100的框圖。eNVM 100包括能夠訪問的閃速存儲器單元的陣列150，下面將進一步解釋。出于示例目的，參考其中陣列150包括以NOR配置布置的多個分裂柵(split-gate)閃速存儲器單元202的實施例，進一步描述eNVM 100，如圖2進一步說明的。然而本領域技術人員會明白本文公開的本發(fā)明實施例不限于此。例如，可以將發(fā)明概念類似地應用于NAND閃速存儲器和/或其它(不一定是分裂柵)閃速存儲器單元結構。

圖2為示出根據(jù)本發(fā)明實施例的陣列150(圖1)的電路圖。如圖2所示，陣列150中的分裂柵閃速存儲器單元202電氣互連。圖2中的插圖示出了分裂柵閃速存儲器單元202的放大圖。

在一個示例性實施例中，存儲器單元202基本上為具有以下結構元件的場 效應晶體管(FET)：(i)源極S；(ii)漏極D；(iii)浮置柵極FG；和(iv)控制柵極CG。如圖2所示，存儲器單元202的源極S電連接到陣列150的對應源極線SL。如圖2進一步所示，存儲器單元202的漏極D電連接到陣列150的對應位線BL。如圖2進一步所示，存儲器單元202的控制柵極CG電連接到陣列150的對應字線WL。

存儲器單元202中的浮置柵極FG的電中性(或帶正電)狀態(tài)與邏輯狀態(tài)“1”相關聯(lián)，浮置柵極FG的帶負電狀態(tài)與邏輯狀態(tài)“0”相關聯(lián)。例如通過測量所述單元的FET的閾值電壓，能夠確定存儲器單元202中存儲的數(shù)據(jù)。實踐中，通過在向控制柵極CG施加特定固定偏置電壓時感測流過存儲器單元的電流，確定那一存儲器單元202的邏輯狀態(tài)。使用適當選擇的偏置電壓，當浮置柵極FG為電中性(或帶正電)時，相對大的電流將流過存儲器單元202，而當浮置柵極FG帶負電時，顯著較低的電流(例如，基本上無電流)將流過存儲器單元。通過使用適當?shù)碾娏鏖撝担`敏放大器能夠配置為可靠地確定讀取的數(shù)據(jù)是“1”還是“0”。

在一種示例性配置中，以下電壓能夠用于讀取存儲器單元202的邏輯狀態(tài)：V_SL＝0V；V_BL＝～1V；V_WL＝～2.5V。本文中，V_SL指的是經由對應源極線SL施加于存儲器單元202中的源極S的電壓。V_BL指的是經由對應位線BL施加于存儲器單元202中的漏極D的電壓。V_WL指的是經由對應字線WL施加于存儲器單元202中的控制柵極CG的電壓。

能夠在其漏極側使用到浮置柵極FG中的熱載流子注入(HCI)，對存儲器單元202編程。在一種示例性配置中，出于這一目的能夠將以下電壓用于陣列150：V_SL＝～10V；V_BL＝～0.6V；V_WL＝～2V。

能夠通過使用從浮置柵極FG穿過隧道氧化物到控制柵極CG中的Fowler-Nordheim電子隧穿，擦除存儲器單元202(即，進入默認的邏輯電平“1”狀態(tài))。在一種示例性配置中，出于這一目的，能夠將以下電壓用于陣列150：V_SL＝0V；V_BL＝0V；V_WL＝～13V。

參考回圖1，eNVM 100包括電流/電壓產生器190，其還產生上面提及的電壓V_SL、V_BL和V_WL等，以進一步施加給陣列150?？刂七壿嬜訂卧?30使用對應的控制信號188控制電流/電壓產生器190的操作。在一個示例性實施例中，電流/電壓產生器190包括電荷泵、電壓轉換器和電流源中的一種或更多種(圖 1中未明確示出)。

eNVM 100還包括多個控制寄存器(例如，鎖存器)102，其被配置為接收和存儲能夠用于控制eNVM 100的操作的各種所示的控制信號(也參見圖3)的邏輯電平。在一個示例性實施例中，這些控制信號能夠由對應的SoC的控制器經由在eNVM 100外部但在SoC內部的相對長的總線(圖2未明確示出；參見圖4)施加于寄存器102。寄存器102又被配置為將其中存儲的邏輯電平施加于eNVM 100的各種內部子單元，例如如圖1所示的。與將外部產生的控制信號傳遞給寄存器102的外部總線相對，將對應的本地控制信號分布給eNVM 100的子單元的信號線在eNVM 100內部，這樣長度相對短。

圖3示出了根據(jù)本發(fā)明實施例的列出寄存器102接收的示例性外部控制信號的表。所述表中第一列示出了各控制信號的標記(也參見圖1)，所述表中第二列提供了信號名稱和簡短的功能描述。如上面已指出的，由寄存器102將所寄存的外部控制信號的邏輯電平施加于eNVM 100的各子單元，例如如圖1所示的。在圖1中，使用由對應的外部控制信號的標記通過給其附上代表內部的前綴“I_”而導出的標記，來標注所得到的內部控制信號。

參考回圖1，eNVM 100中使用的外部控制信號及內部控制信號中的一些為多比特信號，圖1中以方括號內的數(shù)字指示各自的信號字長度。例如，用于控制信號XADDR和I_XADDR的信號字長度為9比特，其由附于信號標記的[8:0]指示。類似地，用于控制信號YADDR和I_YADDR的信號字長度為5比特，其由附于信號標記的[4:0]指示。用于數(shù)據(jù)輸入信號DIN和I_DIN的字長度為32比特，其由附于信號標記的[31:0]指示。用于數(shù)據(jù)輸出信號DOUT的字長度為32比特，其類似地由附于信號標記的[31:0]指示。

操作時，X解碼器110基于控制信號I_XADDR確定需要訪問的存儲器單元202的行號，接著使WL開關120激活WL總線124的對應字線WL(也參見圖2)。然后，所激活的字線WL能夠將電壓V_WL施加于所選擇的行中所有存儲器單元202。Y多路復用器(Y-MUX)170使用控制信號I_YADDR類似地選擇存儲器單元202的對應列，并將對應的位線BL(也參見圖2)連接到一組靈敏放大器180。這使得(i)靈敏放大器180在讀操作期間能夠測量電流以便感測BL總線154的對應位線BL上的邏輯電平或(ii)BL開關160在編程或擦除操作期間能夠將電壓V_BL施加于BL總線154的對應位線BL。

電流/電壓產生器190操作以產生(對于各存儲器操作)適當?shù)碾妷篤_WL和V_BL，并將它們分別提供給WL開關120和BL開關160，以進一步施加給陣列150中的所選行和列的存儲器單元202的字線/位線WL/BL。電流/電壓產生器190進一步操作，以產生(對于各存儲器操作)適當?shù)碾妷篤_SL，并將它提供給SL開關140，以進一步施加給陣列150中的源極線SL(也參見圖2)。WL開關120、SL開關140和BL開關160的配置由控制邏輯子單元130分別經由控制信號118、138和158控制?？刂七壿嬜訂卧?30基于從對應的控制寄存器102接收的內部控制信號I_XE、I_YE、I_ERASE、I_PROG、I_MAS和I_NVSTR，產生控制信號118、138和158，以及之前提到的控制信號188。

相對強的EMC事件通常能夠經由至少兩個不同的理論上假設機制改變寄存器102中存儲的邏輯電平。首先，將寄存器102連接到控制器的相對長的外部總線線路能夠在EMC事件期間收集干擾，并將所收集的干擾轉換為總線線路中的至少一些上的相對強的電信號，其然后可能不可控地重寫對應寄存器102的內容。第二，EMC事件有時能夠使電源電壓VDD或VSS或兩者在整個SoC中變得不一致，這意味著所述SoC的某些部分接收的電源電壓比某些其它部分更高。例如，如果SoC的電子控制器部分處的VSS電壓相對高(例如，在1.8V為邏輯“1”電壓電平的情況下，比eNVM部分處的VSS電壓高約1.8V)，那么來自所述SoC的控制器部分的攜帶邏輯“0”的控制信號可能被對應的寄存器102錯誤地捕獲為邏輯“1”。這兩個理論上假設的機制能夠以使得eNVM 100激活并執(zhí)行擦除操作或編程操作的方式改變寄存器102中的數(shù)據(jù)。而且，在某些情形下，若干連續(xù)的EMC事件能夠產生觸發(fā)無意的存儲器操作的累積效應，而這些EMC事件中的任意一個都太弱而做不到。例如，一個EMC事件可能僅改變寄存器102中的幾個比特，這無法立即觸發(fā)無意的存儲器操作。然而，隨后的EMC事件可能改變寄存器102中的另外的比特，使得累積的改變導致發(fā)生無意的存儲器操作。

例如，當對應于控制信號ERASE、NVSTR、XE等的存儲的邏輯電平全都意外地設為“高”時，能夠激活eNVM 100中的擦除操作。類似地，當控制信號PROG、NVSTR、XE等全都意外地設為“高”時，能夠激活eNVM 100中的編程操作。不幸的是，記錄有以這種方式觸發(fā)eNVM 100中的擦除或編程操作的EMC事件的實例，其然后使得對應的SoC不可操作。

能夠使用在eNVM 100和控制器之間的位于對應SoC中的創(chuàng)造性EMC接口解決上面指出的問題中的至少一些。這一EMC接口被特別設計和配置為顯著降低具有eNVM 100的任意SoC對EMC事件的敏感度。下面參考圖4-5更詳細地描述EMC接口的示例性實施例。

圖4為示出根據(jù)本發(fā)明實施例的包含eNVM 100(圖1)的IC 400的框圖。IC 400還包括控制器410、編碼器420和解碼器430。編碼器420和解碼器430提供上面提到的位于控制器410和eNVM 100之間的EMC接口的實施例。在一個示例性的實施例中，IC 400實現(xiàn)SoC或為其一部分。

操作時，控制器410產生用于eNVM 100的多個控制信號，例如圖3所示的控制信號?？刂破?10接著將產生的控制信號的第一子集施加于總線414，其中每個控制信號比特施加于總線414中總線線路中的相應一個。控制器410類似地將產生的控制信號的第二子集施加于總線418。本領域技術人員會理解總線414和418可以配置為使用對應數(shù)目(＞1)的總線線路攜帶多比特控制信號。

在一個示例性的實施例中，所述控制信號的第二子集包括以下控制信號：ERASE、PROG、XE、YE、CCE和PCE。在替代實施例中，對于第二子集還可能有其它信號選擇。某些實施例中，圖3表內列出的所有控制信號可以屬于第二子集。某些實施例中，第一子集為空，即根本沒有任何控制信號。

總線414中的總線線路的長度相對長，并被配置為攜帶和直接施加第一子集的控制信號到eNVM 100中對應的寄存器102。相比之下，總線418中的總線線路相對短，并被配置為攜帶和施加第二子集的控制信號到位于相對緊鄰控制器410的芯片上的編碼器420。在一個示例性的實施例中，控制信號的第二子集具有控制器410產生的兩個或更多個控制信號，全由總線418攜帶。之前提到的控制信號的第一子集包括控制器410為eNVM 100產生的其余控制信號。

編碼器420被配置為將總線418上接收的邏輯值當作要轉換為對應碼字的輸入數(shù)據(jù)字。編碼器420通過使用適當?shù)臋z錯碼來根據(jù)輸入數(shù)據(jù)字產生碼字，接著將得到的碼字施加于總線424，其中每個碼字比特被施加于總線424中的總線線路中的相應一個。某些實施例中，檢錯碼使碼字的長度與輸入數(shù)據(jù)字相同。某些其它實施例中，檢錯碼使碼字的長度大于輸入數(shù)據(jù)字(例如，參見圖5)。

在可能的實施例中，其中輸入數(shù)據(jù)字和對應的碼字具有相同長度的適當?shù)臋z錯碼可以具有以下特征。將碼設計為使得對應于擦除或編程操作的所編碼的 控制信號不會同時在總線424上處于相同邏輯電平。例如，為了發(fā)生擦除操作，控制信號ERASE、PROG和XE需更分別處于邏輯“1”、“0”和“1”。然而，碼能夠被配置為使得對應的3比特碼字在對應的位置分別攜帶邏輯“1”、“0”和“0”。類似地，為了發(fā)生編程操作，控制信號ERASE、PROG和XE需要分別處于邏輯“0”、“1”和“1”。然而，碼可以被配置為使得對應的3比特碼字在對應的位置分別攜帶邏輯“0”、“1”和“0”。在EMC事件的情況下，上述3比特碼字中的任意一個可能被改變，使得因EMI/ESD的性質及其假定的行動機制，解碼器430可以以相對高的概率和以相對直接的方式檢測到引入的錯誤。

總線424配置為連接編碼器420和位于相時緊鄰于eNVM 100的芯片上的解碼器430。由于解碼器430的這一位置，總線424中的總線線路的長度類似于總線414中的總線線路，總線434中的總線線路的長度類似于總線418中的總線線路。本領域技術人員會明白，因總線414/424和總線418/434之間的總線長度的巨大差異，總線414/424上的信號受EMC事件不利影響的可能性比總線418/434上的信號大得多。

解碼器430配置為在總線424上接收編碼器420產生的碼字，并應用與編碼器420相同的檢錯碼以便恢復編碼器420在總線418上接收的原始輸入數(shù)據(jù)字。解碼器430接著操作，以在總線434上輸出恢復的數(shù)據(jù)字，使得所述總線線路將對應控制信號的邏輯值施加于eNVM 100的適當控制寄存器102。下面例如參考圖5更詳細地描述能夠用于編碼器420和解碼器430以執(zhí)行上述編碼/解碼操作的另外的示例性檢錯碼。

假如解碼器430確定在總線424上接收的碼字不是運行的檢錯碼的有效碼字(例如，其中具有錯誤)，那么解碼器430操作以采取適當行動保護eNVM 100中存儲的數(shù)據(jù)免受意外改變。例如，某些實施例中，假如解碼器430確定在總線424上接收的碼字不是運行的檢錯碼的有效碼字，那么解碼器430操作以在總線434上輸出對應于安全狀態(tài)(例如，對應于無存儲器操作)的控制信號值。結果，無法意外地激活擦除或編程操作。

替代地或另外，某些實施例中，解碼器430能夠斷言施加于寄存器102的重置控制信號432。重置控制信號432的這一斷言接著使得eNVM 100將全部寄存器102的內容重置為例如預定安全狀態(tài)，該預定安全狀態(tài)被定義為使得它暫時防止對陣列150(圖1)中存儲的數(shù)據(jù)執(zhí)行任意操作。這一特征可能有助于 減少多個EMC事件累積觸發(fā)例如如上推測的無意的存儲器操作的概率。通過每當在一個EMC事件后檢測到錯誤就迫使寄存器102使eNVM 100為安全狀態(tài)，經由重置控制信號432的寄存器重置防范不利的累積效應。因此，寄存器102的這些重置加強了對eNVM 100中存儲的數(shù)據(jù)或程序的上述EMC保護。

如上面已經解釋的，中等強度的EMC事件可能導致相對長的總線線路上攜帶的控制信號(例如總線424和414中的那些)受損。IC 400中實現(xiàn)的檢錯、使控制寄存器102為安全狀態(tài)和經由重置控制信號432的控制寄存器重置(例如如上所描述的)能夠有利地保護陣列150中存儲的數(shù)據(jù)不會出現(xiàn)可能由一個或更多個此類EMC事件觸發(fā)的意外不可控的改變。

在又一示例性的實施例中，控制信號的第二子集(由控制器410施加于總線418)包括控制信號ERASE、PROG和XE(也參見圖3)。因而由總線418施加于編碼器420的對應的輸入數(shù)據(jù)字為3比特長。基于接收的3比特輸入數(shù)據(jù)字，編碼器420可以產生3比特長或5比特長的碼字，例如如上所述的。編碼器420然后將產生的碼字施加于總線424。解碼器430對總線424上接收的碼字進行解碼，以將控制器410施加的原始輸入數(shù)據(jù)字恢復到總線418。解碼器430接著將恢復的數(shù)據(jù)字施加于總線434，以進一步施加給eNVM 100中適當?shù)目刂萍拇嫫?02。假如解碼器430在總線424上接收的碼字中檢測到錯誤，那么解碼器430采用上述的安全動作中的一個或更多個，例如斷言重置控制信號432以使寄存器102中存儲的邏輯值為安全狀態(tài)。

圖5示出了根據(jù)本發(fā)明實施例的示出能夠用于編碼器420和解碼器430(圖4)的檢錯碼的表。在編碼器420執(zhí)行的編碼操作期間，這個檢錯碼能夠用于將3比特輸入數(shù)據(jù)字轉換為對應的3比特或5比特碼字。在解碼器430執(zhí)行的解碼操作期間，這個檢錯碼用于將3比特或5比特碼字轉換為對應的3比特輸出數(shù)據(jù)字，并且還在5比特碼字中檢測可能的錯誤。

在一個對應于5比特碼字的示例性的實施例中，能夠分配輸入/輸出數(shù)據(jù)字比特b0、b1和b2以分別攜帶控制信號XE、ERASE和PROG的邏輯值。在這一分配下，圖5所示的數(shù)據(jù)字“字1”和“字2”分別對應于eNVM 100中的編程和擦除存儲器操作(也參見圖3)。圖5所示的數(shù)據(jù)字“字3”對應于eNVM 100中大多數(shù)其它存儲器操作。

圖5所示的檢錯碼能夠使用以下示例性編碼/解碼規(guī)則來互換3比特輸入/ 輸出數(shù)據(jù)字(b0，b1，b2)和5比特碼字(c0，c1，c2，c3，c4)。規(guī)則1：c0總是不同于c1或c2，或與c1和c2都不同。規(guī)則2：b1＝c1。規(guī)則3：b2＝c2。規(guī)則4：c3總是不同于c4。基于EMC事件(例如EMI/ESD)傾向于切換相鄰控制信號子集或有時沿相同方向切換全部控制信號(例如全為高或全為低)的這一實驗觀察，構建這些示例性編碼/解碼規(guī)則。然而，這類控制信號切換非?？赡軐㈠e誤引入使用上面所示的編碼/解碼規(guī)則產生的5比特碼字，而且這樣，使得能夠以相對高的概率檢測到EMC事件，例如下面進一步詳述的。

解碼器430被配置為檢查總線424上接收的5比特碼字符合規(guī)則1和規(guī)則4。假如接收的碼字符合這兩條規(guī)則，那么解碼器430推斷接收的碼字為有效碼字(即，其中沒有錯誤)，并繼續(xù)使用完整的規(guī)則集重構數(shù)據(jù)字(b0，b1，b2)。假如接收的碼字違反規(guī)則1和4中的至少一個，那么解碼器430推斷接收的碼字已受損(即，其中有錯誤)，并例如繼續(xù)(i)在總線434上輸出全0和/或(ii)斷言重置控制信號432。

在某些實施例中，碼字能僅有3比特長，并具有以下格式：(c0，c1，c2)。

為了進一步改進圖4和5所示的檢錯方案的魯棒性，能夠在IC 400中可選地實現(xiàn)以下的額外特征。能夠使配置為攜帶碼字比特c0、c1和c2的總線線路的位置直接彼此相鄰，且在總線424中幾何上相互平行。例如，在一個可能的實施例中，總線424沒有位于攜帶比特c0和c1的總線線路之間的任意其它線路并且也沒有位于攜帶比特c1和c2的總線線路之間的任意其它線路。替代地或另外地，能夠使配置為攜帶碼字比特c3和c4的總線線路的位置直接彼此相鄰，且在總線424中幾何上互相平行。

這些額外的特征改進了上述檢錯方案的魯棒性，因為EMC事件傾向于沿同一方向電偏置緊鄰的總線線路。因此，在EMC事件的情況下，配置為攜帶碼字比特c0、c1和c2的相鄰總線線路可能全都偏置到同一邏輯狀態(tài)，例如或低或高。然而，碼字(0，0，0，x，x)和(1，1，1，x，x)違反了規(guī)則1，這樣將被解碼器430識別為無效。類似地，配置為攜帶碼字比特c3和c4的相鄰總線線路也可能都被EMC事件偏置到低或高。然而，碼字(x，x，x，0，0)和(x，x，x，1，1)違反了規(guī)則4，這樣也會被解碼器430識別為無效。

基于所述的示例性的實施例，本領域技術人員能夠基于公開的創(chuàng)造性概念作出和使用各種額外的實施例。例如，控制器410可以配置為將不同于由控制 信號XE、ERASE和PROG構成的子集的控制信號子集施加于總線418。這一子集中包含的控制信號的數(shù)目可以不同于3。總線424上攜帶的碼字中的奇偶校驗比特的數(shù)目可以不同于2。編碼器420和解碼器430能夠編程為使用不同于圖5所示的檢錯碼的檢錯碼。某些實施例中，所用的檢錯碼還可以啟用糾錯。此類實施例中，解碼器430能夠配置為執(zhí)行糾錯以恢復原始輸入數(shù)據(jù)字并且進一步配置為僅在某些情況下(例如當接收到的碼字中的錯誤使對應的原始數(shù)據(jù)字不可恢復時)斷言復位控制信號432。

還會明白本領域技術人員可以在不背離隨后權利要求中表示的本發(fā)明的范圍的情況下對為解釋本發(fā)明的性質所述和所示的部件的細節(jié)、材料和布置做出各種改變。

本文提及“一個實施例”或“某個實施例”意指本發(fā)明的至少一個實施例中能夠包括結合所述實施例描述的特定特征、結構或特性。說明書中各個地方出現(xiàn)短語“一個實施例中”未必全都指同一實施例，也未必是相互排除其它實施例的單獨或替代的實施例。這同樣適用于術語“實現(xiàn)方式”。

除非另外明確說明，各數(shù)值及范圍應解釋為是大概的，就好像所述值或范圍的值之前有詞“約”或“近似”。如本申請所用的，除非另外明確指明，術語“連接”意在涵蓋元件之間的直接連接和間接連接。

出于這一描述目的，術語“耦接”、“耦合”、“耦聯(lián)”、“連接”、“連至”或“連到”指的是本領域公知或以后開發(fā)的任意方式，其中允許在兩個或更多個元件之間傳遞能量，并可以插入一個或更多個額外元件，雖然不要求。術語“直接耦接”、“直接連接”等暗示所連接的元件或是鄰近的，或經由導體連接以傳遞能量。

盡管用對應標記按特定序列記載了隨后方法權利要求中的步驟，但除非權利要求記載的內容暗示用于實現(xiàn)某些或全部那些步驟的特定序列，否則那些步驟未必意在限于按那一特定序列實現(xiàn)。