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使用多頁(yè)編程來(lái)寫(xiě)入非易失性存儲(chǔ)器的方法與裝置與流程

文檔序號(hào):12512758閱讀:295來(lái)源:國(guó)知局
使用多頁(yè)編程來(lái)寫(xiě)入非易失性存儲(chǔ)器的方法與裝置與流程

本申請(qǐng)要求基于2014年9月6日提交的美國(guó)臨時(shí)專(zhuān)利申請(qǐng)第62/046,902號(hào)的優(yōu)先權(quán)益,其名稱(chēng)為“利用多頁(yè)編程的NAND閃速存儲(chǔ)器”,在此其整體通過(guò)引用并入本文中。

技術(shù)領(lǐng)域

本發(fā)明的示例性實(shí)施方式涉及半導(dǎo)體及集成電路領(lǐng)域。更特別地,本發(fā)明的示例性實(shí)施方式涉及非易失性存儲(chǔ)器裝置領(lǐng)域。



背景技術(shù):

非易失性存儲(chǔ)器,諸如基于NAND或NOR的閃速存儲(chǔ)器,廣泛地使用于現(xiàn)今的科技領(lǐng)域。非易失性存儲(chǔ)器獨(dú)特的單元和陣列結(jié)構(gòu)提供了小單元尺寸、高密度、低寫(xiě)入電流、以及較高的數(shù)據(jù)吞吐量。舉例而言,諸如基于NAND的閃速存儲(chǔ)器的非易失性存儲(chǔ)器變?yōu)橛糜诟鞣N裝置和系統(tǒng)的主流存儲(chǔ)存儲(chǔ)器,例如存儲(chǔ)卡、USB閃速驅(qū)動(dòng)器、以及固態(tài)硬盤(pán)。閃速存儲(chǔ)器的一些示例性應(yīng)用包括個(gè)人計(jì)算機(jī)、PDA、數(shù)字音頻播放器、數(shù)碼相機(jī)、移動(dòng)電話、合成器、視頻游戲機(jī)、科學(xué)儀器、工業(yè)機(jī)器人、以及醫(yī)用電子儀器等。舉例而言,NAND閃速存儲(chǔ)器技術(shù)已達(dá)16納米(“nm”),并且它的單芯片密度可達(dá)到128吉比特(“Gb”)的存儲(chǔ)容量。

然而,與常規(guī)的基于NAND的閃速存儲(chǔ)器相關(guān)的問(wèn)題是它具有相對(duì)低的編程速度。低的編程速度和/或清除速度的原因?yàn)槌R?guī)的NAND閃速存儲(chǔ)器執(zhí)行單頁(yè)編程。對(duì)于一些應(yīng)用,非易失性存儲(chǔ)器存儲(chǔ)中的低的編程速度和/或清除速度變?yōu)橄拗坪?或缺點(diǎn)。



技術(shù)實(shí)現(xiàn)要素:

公開(kāi)一種利用多頁(yè)編程在非易失性存儲(chǔ)器裝置中存儲(chǔ)信息或數(shù)據(jù)的方法。該方法在一個(gè)方面能夠激活第一漏極選擇柵(“DSG”)信號(hào)。在響應(yīng)于第一漏極選擇柵信號(hào)的激活在第一時(shí)鐘周期期間從位線(“BL”)加載第一數(shù)據(jù)至第一存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)之后,第一DSG信號(hào)被解激活。在激活第二DSG信號(hào)時(shí),從BL加載第二數(shù)據(jù)至第二存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)。第一數(shù)據(jù)和第二數(shù)據(jù)被同時(shí)分別寫(xiě)入第一存儲(chǔ)器塊和第二存儲(chǔ)器塊。

本發(fā)明的附加特征和優(yōu)點(diǎn)從下文的詳細(xì)說(shuō)明、附圖和權(quán)利要求將變得顯而易見(jiàn)。

附圖說(shuō)明

本發(fā)明的示例性實(shí)施方式將從以下給出的詳細(xì)描述并且從本發(fā)明的各個(gè)實(shí)施方式的附圖更完整地理解,然而其并非用以將本發(fā)明限制于特定實(shí)施方式,而僅為說(shuō)明及理解之用。

圖1是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的能夠同時(shí)對(duì)多個(gè)頁(yè)進(jìn)行編程的非易失性存儲(chǔ)器陣列100的框圖;

圖2是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的能夠在給定時(shí)間內(nèi)對(duì)多個(gè)半頁(yè)進(jìn)行編程和/或清除的非易失性存儲(chǔ)器裝置的框圖;

圖3是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的能夠提供多頁(yè)編程方案的NAND閃速存儲(chǔ)器陣列的布局的框圖;

圖4是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的用于對(duì)NAND閃速存儲(chǔ)器陣列尋址的X解碼器的較詳細(xì)的視圖的框圖;

圖5是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的示例性頁(yè)緩沖器陣列的框圖;

圖6是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的用于垂直塊以及水平塊的NAND閃速存儲(chǔ)器陣列600的框圖;

圖7是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的添加位線電容器的示例性NAND閃速存儲(chǔ)器陣列的框圖;

圖8至圖11B是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的MPS操作的時(shí)鐘波形圖;

圖12是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的用于MPS的處理的流程圖;

圖13是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的MPS的另選處理的流程圖;

圖14是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的MPS的另選處理的流程圖;以及

圖15是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的MPS操作的另一另選示例的流程圖。

具體實(shí)施方式

本發(fā)明的示例性實(shí)施方式以下在使用多頁(yè)編程來(lái)寫(xiě)入非易失性閃速存儲(chǔ)器的方法、裝置和設(shè)備的環(huán)境下進(jìn)行描述。

本領(lǐng)域普通技術(shù)人員將理解以下對(duì)本發(fā)明的詳細(xì)描述僅是例示性的,并且不旨在以任何方式進(jìn)行限制。本發(fā)明的其他實(shí)施方式將容易地向受益于本公開(kāi)的技術(shù)人員進(jìn)行暗示。現(xiàn)在將詳細(xì)參照說(shuō)明來(lái)實(shí)現(xiàn)如在所附的附圖中的本發(fā)明的示例性實(shí)施方式。將在整個(gè)附圖和以下詳細(xì)描述中使用相同附圖標(biāo)記(或標(biāo)號(hào))來(lái)指代相同或類(lèi)似部件。

根據(jù)本發(fā)明的實(shí)施方式,此處所描述的組件、處理步驟、和/或結(jié)構(gòu)可以使用不同類(lèi)型的操作系統(tǒng)、計(jì)算平臺(tái)、計(jì)算機(jī)程序、和/或一通用機(jī)器來(lái)實(shí)現(xiàn)。在包含一系列處理步驟的方法由計(jì)算機(jī)或機(jī)器來(lái)實(shí)現(xiàn)、并且這些處理步驟可以作為一系列機(jī)器可讀指令來(lái)存儲(chǔ)的情況下,它們可以被存儲(chǔ)在有形介質(zhì)中,諸如各種計(jì)算機(jī)存儲(chǔ)器裝置(例如,ROM(只讀存儲(chǔ)器)、PROM(可編程只讀存儲(chǔ)器)、EEPROM(電可擦除可編程只讀存儲(chǔ)器)、閃速存儲(chǔ)器、跳躍驅(qū)動(dòng)器等)、磁存儲(chǔ)介質(zhì)(例如,磁帶、磁盤(pán)驅(qū)動(dòng)器等)、光存儲(chǔ)介質(zhì)(例如:CD-ROM、DVD-ROM、紙卡與紙帶等以及其他已知類(lèi)型的程序存儲(chǔ)器。

本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到,本文描述的裝置可以形成在常規(guī)半導(dǎo)體襯底上,或可以簡(jiǎn)單地形成為薄膜晶體管(TFT)形成于半導(dǎo)體襯底上方,或在絕緣體上硅(SOI)中,例如玻璃(SOG)、藍(lán)寶石(SOS)或是本領(lǐng)域普通技術(shù)人員已知的其他襯底。這種本領(lǐng)域普通技術(shù)人員現(xiàn)在還將認(rèn)識(shí)到上述那些周?chē)囊欢ǚ秶膿诫s濃度也將起作用?;旧?,能夠形成pFET和nFET的任何處理將起作用。摻雜區(qū)域可以是擴(kuò)散的或者可以被植入。

本文使用的術(shù)語(yǔ)“系統(tǒng)”一般而言用以描述任何數(shù)目的組件、元件、子系統(tǒng)、裝置、分組交換元件、分組交換機(jī)、路由器、網(wǎng)絡(luò)、計(jì)算機(jī)和/或通信裝置或機(jī)構(gòu)、或是上述組件的組合。此處所用的術(shù)語(yǔ)“計(jì)算機(jī)”一般而言用以描述任何數(shù)目的計(jì)算機(jī),包括但不限于個(gè)人計(jì)算機(jī)、嵌入式處理器及系統(tǒng)、控制邏輯、ASIC、芯片、工作站、大型機(jī)等。此處所用術(shù)語(yǔ)“裝置”一般而言用以描述任何類(lèi)型的機(jī)構(gòu),包括計(jì)算機(jī)或系統(tǒng)及其組件。此處所用術(shù)語(yǔ)“任務(wù)”以及“處理”一般而言用以描述任何類(lèi)型的運(yùn)行程序,包括但不限于計(jì)算程序、任務(wù)、線程、正執(zhí)行的應(yīng)用、操作系統(tǒng)、用戶處理、裝置驅(qū)動(dòng)器、原生碼、機(jī)器或其他語(yǔ)言等,以及可以是交互的和/或非交互的、本地執(zhí)行和/或遠(yuǎn)程執(zhí)行、在前臺(tái)執(zhí)行和/或在后臺(tái)執(zhí)行、在用戶和/或操作系統(tǒng)地址空間中執(zhí)行、庫(kù)的例程和/或獨(dú)立應(yīng)用,并且不限于任何具體存儲(chǔ)器分割技術(shù)。附圖(包括但不限于框圖以及流程圖)中例示的步驟、連接以及信號(hào)和信息的處理在各個(gè)實(shí)施方式中可以以不同串行或并行順序和/或由不同組件和/或不同連接實(shí)現(xiàn),同時(shí)保持在本發(fā)明的范圍和精神內(nèi)。

本發(fā)明的一個(gè)實(shí)施方式公開(kāi)一種在非易失性存儲(chǔ)器裝置中存儲(chǔ)信息的方法和系統(tǒng)。該方法在一個(gè)方面包括:激活第一漏極選擇柵(“DSG”)信號(hào);響應(yīng)于第一DSG信號(hào)的激活,在第一時(shí)鐘周期期間,從位線(“BL”)加載第一數(shù)據(jù)至第一存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè);解激活第一DSG信號(hào)并且激活第二DSG信號(hào);從BL加載第二數(shù)據(jù)到非易失性存儲(chǔ)器頁(yè);以及將第二數(shù)據(jù)寫(xiě)入第二存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)中的非易失性存儲(chǔ)器單元。該方法用于將多個(gè)頁(yè)的數(shù)據(jù)加載至不同塊中,并且然后同時(shí)地對(duì)多個(gè)所選擇的字線進(jìn)行編程。系統(tǒng)可以包括:閃速存儲(chǔ)器單元陣列、一組位線、一組字線、以及聯(lián)接至多個(gè)塊的多個(gè)塊解碼器。

圖1是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的能夠同時(shí)對(duì)多個(gè)頁(yè)進(jìn)行編程的非易失性存儲(chǔ)器陣列100的框圖。陣列100包括:頁(yè)緩沖器110以及多個(gè)塊,例如塊0(“BLK0”)、塊1(“BLK1”)、以及塊m(“BLKm”)。存儲(chǔ)器的每個(gè)塊被進(jìn)一步排列成多個(gè)存儲(chǔ)器頁(yè)。非易失性存儲(chǔ)器在一個(gè)方面可以是基于NAND的閃速存儲(chǔ)器、基于NOR的閃速存儲(chǔ)器、相變化存儲(chǔ)器(PCM)、EEPROM(電可擦除可編程只讀存儲(chǔ)器),或是NAND、NOR、PCM、EEPROM存儲(chǔ)器的組合。簡(jiǎn)單總結(jié)上述討論,基于NAND的閃速存儲(chǔ)器作為示例性非易失性存儲(chǔ)器在本說(shuō)明書(shū)通篇中使用。應(yīng)當(dāng)注意的是如果一個(gè)或更多個(gè)塊(或裝置)被添加到框圖100或從其去除,則本發(fā)明的示例性實(shí)施方式的潛在構(gòu)思將不改變。

NAND閃速存儲(chǔ)器陣列舉例而言被組織成多個(gè)存儲(chǔ)器塊,其中,每個(gè)塊被進(jìn)一步劃分成多個(gè)頁(yè)。示例性NAND閃速存儲(chǔ)器陣列包括了32至256個(gè)存儲(chǔ)器塊,其中,每個(gè)頁(yè)具有16千比特(“Kb”)至256Kb的存儲(chǔ)器空間。在清除周期中,NAND閃速存儲(chǔ)器每次復(fù)位一個(gè)塊存儲(chǔ)器。舉例而言,閃速存儲(chǔ)器將塊的非易失性存儲(chǔ)器單元設(shè)定為干凈狀態(tài),例如全部單元被設(shè)定為邏輯“1”。NAND閃速存儲(chǔ)器以浮動(dòng)?xùn)?FG)技術(shù)、硅-氧化物-氮化物-氧化物-硅(SONOS)技術(shù)、或是任何其他電荷捕捉技術(shù)為基礎(chǔ)。存儲(chǔ)器在一個(gè)示例中可以以二維(2D)陣列結(jié)構(gòu)和/或三維(3D)陣列結(jié)構(gòu)來(lái)構(gòu)造。在寫(xiě)入或編程周期期間,NAND閃速存儲(chǔ)器每次對(duì)一頁(yè)進(jìn)行寫(xiě)入或編程。應(yīng)當(dāng)?shù)米⒁獾氖?,一般而言,編程周期以及清除周期相?duì)于邏輯操作而言通常是慢的。舉例而言,塊清除操作和/或頁(yè)編程操作能夠花費(fèi)0.5至2毫秒(“ms”)。在寫(xiě)入或清除操作期間,NAND閃速存儲(chǔ)器使用相對(duì)高的電壓,例如18-20V以對(duì)NAND閃速存儲(chǔ)器單元進(jìn)行寫(xiě)入或清除。對(duì)非易失性存儲(chǔ)器單元進(jìn)行清除和/或編程的速度可以依賴(lài)于電壓的改變而改變。應(yīng)當(dāng)注意的是,越高的電壓會(huì)降低裝置的性能,這經(jīng)常導(dǎo)致低的生命周期。

返回參照?qǐng)D1,包含NAND閃速存儲(chǔ)器陣列100的非易失性存儲(chǔ)器裝置包括組織成多個(gè)塊(例如,BLK0-BLKm)的閃速存儲(chǔ)器單元陣列、一組位線(“BL”)120、以及頁(yè)緩沖器110。每個(gè)塊被進(jìn)一步排列成頁(yè),例如頁(yè)111或113。該一組BL用于聯(lián)接在多個(gè)塊和頁(yè)緩沖器110之間。在一個(gè)示例中,BL用以從頁(yè)緩沖器110加載數(shù)據(jù)至一個(gè)或更多個(gè)塊內(nèi)的一個(gè)或更多個(gè)頁(yè)(例如,塊BLK1的頁(yè)112)中的閃速存儲(chǔ)器單元。

NAND閃速存儲(chǔ)器陣列100還包括一組字線(“WL”)以及一或多個(gè)塊解碼器,圖1中未示出。WL用于聯(lián)接至頁(yè),以對(duì)數(shù)據(jù)應(yīng)被存儲(chǔ)在閃速存儲(chǔ)器單元中的位置進(jìn)行尋址。塊解碼器聯(lián)接至塊,其中,在多頁(yè)編程方案(“MPS”)期間,多個(gè)塊解碼器能夠被并發(fā)地激活以寫(xiě)入數(shù)據(jù)至位于不同塊中的多個(gè)頁(yè)。

在MPS操作期間,頁(yè)110中的第一組數(shù)據(jù)例如在第一時(shí)鐘周期期間經(jīng)由BL 120被加載至塊BLK0的頁(yè)111中。一旦第一數(shù)據(jù)存在于頁(yè)111中,WL在第二時(shí)鐘周期期間被激活。對(duì)頁(yè)111中的閃速存儲(chǔ)器單元進(jìn)行編程的處理隨后根據(jù)第一數(shù)據(jù)開(kāi)始。當(dāng)?shù)谝粩?shù)據(jù)被捕捉于頁(yè)111中時(shí),在第三時(shí)鐘周期期間,BL 120與頁(yè)111之間的連接被關(guān)閉。隨后,BL 120與塊BLK1的頁(yè)112之間的連接被開(kāi)啟,并且在后續(xù)時(shí)鐘周期期間頁(yè)110中的第二數(shù)據(jù)被加載至頁(yè)112中。一旦第二數(shù)據(jù)存在于頁(yè)112中,WL就被激活,并且對(duì)頁(yè)112中的閃速存儲(chǔ)器單元進(jìn)行編程的處理根據(jù)第二數(shù)據(jù)而開(kāi)始。一旦第二數(shù)據(jù)被捕捉于頁(yè)112中,BL 120與頁(yè)112之間的連接就被解激活。在MPS操作期間,能夠并發(fā)地對(duì)不同塊內(nèi)的多個(gè)頁(yè)進(jìn)行編程。

使用MPS的優(yōu)點(diǎn)在于MPS能夠并發(fā)地對(duì)不同塊的多個(gè)頁(yè)進(jìn)行寫(xiě)入或編程,從而提升整體的編程速度。例如,MPS同時(shí)對(duì)多個(gè)頁(yè)111-113進(jìn)行寫(xiě)入/編程,從而縮短整體的寫(xiě)入/編程時(shí)間。應(yīng)當(dāng)注意的是,在NAND閃存儲(chǔ)器陣列100內(nèi)的MPS可以使用于計(jì)算器系統(tǒng)、網(wǎng)絡(luò)裝置、個(gè)人計(jì)算機(jī)(“PC”)、平板計(jì)算機(jī)、智能電話、服務(wù)器、大型機(jī)、路由器、交換機(jī)等。

圖2是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的能夠在給定時(shí)間內(nèi)對(duì)多個(gè)半頁(yè)進(jìn)行編程和/或清除的非易失性存儲(chǔ)器裝置的框圖200。框圖200包括非易失性存儲(chǔ)器陣列202、選擇切換器211、以及頁(yè)緩沖器210。非易失性存儲(chǔ)器陣列在一個(gè)實(shí)施方式中是具有多個(gè)塊(例如,BLK0-BLKm)的NAND閃速存儲(chǔ)器陣列。應(yīng)當(dāng)注意的是,如果一個(gè)或更多個(gè)塊(或裝置)添加到框圖200或從其去除,本發(fā)明的示例性實(shí)施方式的潛在構(gòu)思將不改變。

在一個(gè)方面,NAND閃速存儲(chǔ)器陣列202被設(shè)計(jì)成使數(shù)據(jù)加載方案操作頁(yè)緩沖器210通過(guò)選擇切換器211加載不同數(shù)據(jù)至兩個(gè)半頁(yè)212、213。包括至少兩個(gè)晶體管的選擇切換器211控制欲寫(xiě)入所選擇的頁(yè)或半頁(yè)的時(shí)間以及數(shù)據(jù)。另選地,切換器211可以具有超過(guò)兩組的切換器(例如,4個(gè)或8個(gè)切換器),例如以執(zhí)行1/4或1/8頁(yè)編程。應(yīng)當(dāng)注意的是,同時(shí)或并發(fā)地在不同塊中對(duì)多個(gè)半頁(yè)進(jìn)行寫(xiě)入或編程能夠改進(jìn)整體的寫(xiě)入/編程速度。

在MPS期間,頁(yè)緩沖器210中的第一組數(shù)據(jù)經(jīng)由控制BL的選擇切換器211被加載至塊BLK0的頁(yè)208中。一旦第一數(shù)據(jù)存在于頁(yè)208中,各個(gè)WL就會(huì)被激活,并且對(duì)頁(yè)208中的閃速存儲(chǔ)器單元進(jìn)行編程的處理開(kāi)始。當(dāng)?shù)谝粩?shù)據(jù)被捕捉于頁(yè)208中時(shí),頁(yè)緩沖器210與頁(yè)208之間的連接被關(guān)閉。頁(yè)緩沖器210與塊BLK1的頁(yè)214之間的連接隨后被開(kāi)啟。頁(yè)緩沖器210處的第二數(shù)據(jù)被加載至頁(yè)214中。當(dāng)?shù)诙?shù)據(jù)存在于頁(yè)214中時(shí),WL被激活,并且對(duì)頁(yè)214中的閃速存儲(chǔ)器單元進(jìn)行編程的處理開(kāi)始,同時(shí)對(duì)頁(yè)208的編程處理仍是激活的。一旦第二數(shù)據(jù)被捕捉于頁(yè)214中,頁(yè)緩沖器210與頁(yè)214之間的連接被解激活。在MPS期間,不同塊內(nèi)的多個(gè)頁(yè)被并發(fā)地編程。

圖3是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的能夠提供多頁(yè)編程方案的NAND閃速存儲(chǔ)器陣列300的布局的框圖。陣列300包括多個(gè)塊301(BLK0)-302(BLKm)、字線(WL0:0-n)-304(WLm:0-n)、位線305(BL0)-306(BLk)、頁(yè)緩沖器陣列320、以及X解碼器330。應(yīng)當(dāng)注意的是,如果一個(gè)或更多個(gè)塊(或組件)被添加到NAND閃速存儲(chǔ)器陣列300或從其去除,則本發(fā)明的示例性實(shí)施方式的潛在構(gòu)思將不改變。

在一個(gè)實(shí)施方式中,每個(gè)塊301(BLK0)或302(BLKm)包括組織成串行串的多個(gè)單元或單元串310。每個(gè)塊301(BLK0)或302(BLKm)可以包括多條字線303A(WL0)-303B(WLm)。單元串310的柵極或晶體管連接至字線303A(WL0)-303B(WLm)。舉例而言,單元串310通過(guò)漏極選擇柵(DSG)(例如,DSG 107)連接至位線305(BL0)–306(BLk)。單元串310還通過(guò)源極選擇柵(SSG 308)連接至源線(SL)(SL 309)。

頁(yè)緩沖器陣列320包括切換電路321、頁(yè)緩沖器322、多個(gè)數(shù)據(jù)緩存器323-324、以及Y解碼器325。位線305(BL0)–306(BLk)連接至切換電路321。切換電路321可以選擇位線305(BL0)-306(BLk)中的一部分以連接至頁(yè)緩沖器322。在另選實(shí)施方式中,頁(yè)緩沖器陣列320不包括切換電路321。舉例而言,所有位線305(BL0)-306(BLk)均可以連接至頁(yè)緩沖器322。

數(shù)據(jù)緩存器323–324在一個(gè)方面中用于頁(yè)緩沖備份。舉例而言,為設(shè)定MPS,迅速執(zhí)行將數(shù)據(jù)加載到塊的每頁(yè),從而一組緩存器可以有助于針對(duì)每頁(yè)迅速重新加載頁(yè)緩沖器。應(yīng)當(dāng)注意的是,緩存器可以是基于靜態(tài)隨機(jī)存取存儲(chǔ)器(“SRAM”)的、或是基于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(“DRAM”)的存儲(chǔ)器裝置。

X解碼器330(也稱(chēng)為XDEC、WL解碼器或行解碼器)包括頁(yè)解碼器332以及多個(gè)塊解碼器333-334。在實(shí)施方式中,字線(WL0:0-n)-304(WLm:0-n)、漏極選擇柵DSG0-DSGm、源極選擇柵SSG0-SSGm、以及源線SL0-SLm均連接至X解碼器330。在另選實(shí)施方式中,每個(gè)塊BLK0-BLKm的源線SL0-SLm可以共同連接在一起。在再一實(shí)施方式中,每個(gè)塊BLK0-BLKm的源極選擇柵SSG0-SSGm可以共同連接在一起。

在一個(gè)實(shí)施方式中,非易失性存儲(chǔ)器裝置300包括基于NAND的閃速存儲(chǔ)器單元陣列、BL 305-306、WL 303-304、以及多個(gè)塊解碼器333-334。閃速存儲(chǔ)器單元陣列被組織成多個(gè)塊301-302,其中,多個(gè)塊中的每個(gè)塊進(jìn)一步以頁(yè)(例如,頁(yè)350)排列。在一個(gè)示例中,塊以陣列排列,其中,每個(gè)塊包含一組閃速存儲(chǔ)器單元串。在一個(gè)方面,每個(gè)串為一頁(yè)。閃速存儲(chǔ)器單元可以是基于NAND的閃速存儲(chǔ)器單元。另選地,閃速存儲(chǔ)器單元是基于p-溝道金屬氧化物半導(dǎo)體(“PMOS”)的閃速存儲(chǔ)器單元。

BL聯(lián)接至塊301-302,被構(gòu)造成提供數(shù)據(jù)到跨多個(gè)塊的閃速存儲(chǔ)器單元的至少一部分。一組WL用于幫助便于對(duì)閃速存儲(chǔ)器單元的至少一部分尋址。塊解碼器(例如,塊解碼器333-334)聯(lián)接至塊301-304,其中,每個(gè)塊解碼器被指派給對(duì)應(yīng)的塊以進(jìn)行塊使能。在一個(gè)方面,在MPS期間,兩個(gè)或更多個(gè)塊解碼器301-302能夠同時(shí)開(kāi)啟在多個(gè)塊中的多條字線。在一個(gè)實(shí)施方式中,頁(yè)解碼器332包括塊解碼器使能(“BDE”)線,其中,每條BDE線被指派給塊解碼器333-334中的一個(gè)以驅(qū)動(dòng)該一組WL。在一個(gè)示例中,BDE線可以單獨(dú)于其他BDE線而單獨(dú)被激活。在MPS期間,多條BDE線能夠同時(shí)被激活。

在一個(gè)實(shí)施方式中,非易失性存儲(chǔ)器單元的每個(gè)串包括電容器,其未顯示于圖3。該電容器可以用于臨時(shí)存儲(chǔ)針對(duì)MPS而被捕捉的數(shù)據(jù)。在一個(gè)方面,為保持被捕捉的數(shù)據(jù)或從頁(yè)緩沖器加載的數(shù)據(jù)的數(shù)據(jù)完整性,電容器被添加到基于NAND的閃速存儲(chǔ)器單元串中,可以延長(zhǎng)串中的數(shù)據(jù),從而將數(shù)據(jù)正確地寫(xiě)入非易失性存儲(chǔ)器單元中。

在MPS期間,在激活DSG0后,在BL 305–306處的數(shù)據(jù)從頁(yè)緩沖器被加載到塊301內(nèi)的頁(yè)。一旦該數(shù)據(jù)存在于頁(yè)溝道或存儲(chǔ)器串(例如,串350),則DSG0被解激活,這在邏輯上將位線BL 305–306從塊301斷開(kāi)。在塊301中的數(shù)據(jù)被寫(xiě)入非易失性存儲(chǔ)器單元的同時(shí),DSG1被激活,并且在BL 305–306處的數(shù)據(jù)被加載至下一個(gè)塊(例如,塊1BLK1,其在圖3中未顯示)中的頁(yè)。一旦該數(shù)據(jù)存在于塊BLK1,寫(xiě)入處理就開(kāi)始,同時(shí)針對(duì)塊301的寫(xiě)入處理仍進(jìn)行。

另選地,頁(yè)緩沖器陣列320依次將數(shù)據(jù)寫(xiě)入不同塊中的多個(gè)頁(yè)。在數(shù)據(jù)被捕捉于不同塊的頁(yè)之后,連接至塊的WL被同時(shí)激活以開(kāi)始編程與寫(xiě)入階段。如果兩個(gè)頁(yè)能夠同時(shí)被編程,則寫(xiě)入或編程的速度會(huì)提升100%。

圖4是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的用于對(duì)NAND閃速存儲(chǔ)器陣列尋址的X解碼器的較詳細(xì)的視圖的框圖。類(lèi)似于圖3中示出的裝置330的圖400包括頁(yè)解碼器401、多個(gè)塊解碼器402-403、以及多個(gè)高電壓晶體管404-409。多個(gè)塊解碼器402-403由一組控制信號(hào)ENBLK0-ENBLKm控制或激活。ENBLK0稱(chēng)為使能塊(Enabling Block)0,而ENBLKm稱(chēng)為使能塊m,其中,m可以是任意整數(shù)。頁(yè)解碼器401的匯流線(或垂直字線)VWL0-VWLn與多個(gè)高電壓晶體管404-409聯(lián)接。多個(gè)高電壓晶體管404-409與塊BLK0-BLKm的字線WL0-WLm聯(lián)接。應(yīng)當(dāng)注意的是,如果一個(gè)或更多個(gè)塊(或組件)被添加到圖400或從其去除,則本發(fā)明的示例性實(shí)施方式的潛在構(gòu)思將不改變。

在一個(gè)實(shí)施方式中,多個(gè)高電壓晶體管404-409是NMOS高電壓晶體管,其能夠承受例如15至25伏特(“V”)的高電壓以對(duì)非易失性存儲(chǔ)器單元中的數(shù)據(jù)進(jìn)行編程和/或清除。高電壓晶體管404-409柵極還連接至對(duì)應(yīng)的本地塊解碼器402-403,以拾取和選擇需要被再編程的存儲(chǔ)器單元。當(dāng)高電壓晶體管404-409的源極端連接至匯流線VWL0–VWLn的同時(shí),高電壓晶體管404-409的漏極端連接至NAND閃速存儲(chǔ)器陣列的WL。

在實(shí)施方式中,字線(WL0:0-n)-(WLm:0-n)、漏極選擇柵DSG0-DSGm、源極選擇柵SSG0-SSGm、以及源線SL0-SLm被構(gòu)造成連接到X解碼器400。請(qǐng)注意字母”m”和”n”可以是任意整數(shù)。在另選實(shí)施方式中,每個(gè)塊BLK0-BLKm的源線SL0-SLm可以共同連接在一起。在再一實(shí)施方式中,每個(gè)塊BLK0-BLKm的源極選擇柵SSG0-SSGm可以共同連接在一起。因?yàn)槔鐗KBLK0–BLKm這樣的塊共享同一頁(yè)解碼器401,所以X解碼器450的多個(gè)所選擇的字線可以在同一位置。

在另一個(gè)實(shí)施方式中,X解碼器450包括用于選擇不同塊BLK0-BLKm中的字線WL0–WLm的不同位置的電路。在示例性實(shí)施方式中,每條字線WL0-WLm可以括高電壓鎖存器(未示出)或具有鎖存功能的其他電路。高電壓鎖存器(未示出)從塊解碼器402-403接收電源供應(yīng)。在實(shí)施方式中,塊解碼器402-403也可以包括高電壓鎖存器(未示出)。在操作中,本地鎖存器(未示出)以及塊鎖存器(未示出)設(shè)定成高電壓或低電壓,也稱(chēng)為選擇或非選擇電壓。本地鎖存器(未示出)提供Vpgm(編程電壓)或Vpass(通過(guò)電壓)信號(hào)至所選擇的塊BLK0-BLKm的字線WL0-WLm,和/或提供0V或浮動(dòng)(floating)至非選擇的塊BLK0-BLKm。圖8至圖11B將進(jìn)一步描述與字線WL0-WLm相關(guān)的波形。

X解碼器450的功能是在多頁(yè)編程方案(“MPS”)期間并發(fā)地啟動(dòng)多個(gè)塊解碼器(例如,BLK-Dec 402和403),以對(duì)不同塊中的多個(gè)頁(yè)中的數(shù)據(jù)進(jìn)行編程。在一個(gè)示例中,為了對(duì)多個(gè)頁(yè)和/或塊中的非易失性存儲(chǔ)器單元進(jìn)行清除或編程,X解碼器450開(kāi)啟所選擇的頁(yè)和/或塊,并且將所選擇的WL驅(qū)動(dòng)到針對(duì)多個(gè)頁(yè)和/或塊的編程電壓。

圖5是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的示例性頁(yè)緩沖器陣列500的框圖。類(lèi)似于圖3所示的裝置320的圖500包括頁(yè)緩沖器501、多個(gè)數(shù)據(jù)緩存器502-503、以及Y解碼器505。在另選實(shí)施方式中,頁(yè)緩沖器陣列包括切換電路(未示出)。在頁(yè)緩沖器501的輸入端聯(lián)接至多個(gè)數(shù)據(jù)緩存器502–503的同時(shí),頁(yè)緩沖器501的輸出端饋入至非易失性存儲(chǔ)器陣列。應(yīng)當(dāng)注意的是,如果一個(gè)或更多個(gè)塊(或裝置)被添加到圖500或從其去除,則本發(fā)明的示例性實(shí)施方式的潛在構(gòu)思將不改變。

數(shù)據(jù)緩存器502-504在一個(gè)示例中包括鎖存器或SRAM存儲(chǔ)器電路,以增加存儲(chǔ)容量以及更快速補(bǔ)充數(shù)據(jù)至頁(yè)緩沖器501。相比于使用多個(gè)全功能頁(yè)緩沖器,多個(gè)數(shù)據(jù)緩存器502-504提供縮小的電路區(qū)域。數(shù)據(jù)緩存器502-504可以用各種不同類(lèi)型的存儲(chǔ)器電路(例如,嵌入式SRAM、嵌入式DRAM、1T-SRAM等)來(lái)構(gòu)造。

在MPS操作期間,存儲(chǔ)在數(shù)據(jù)緩存器502-503中的數(shù)據(jù)能夠逐頁(yè)地轉(zhuǎn)移至頁(yè)緩沖器501,然后被加載至此處所描述的每個(gè)所選擇的塊BLK0-BLKm。應(yīng)當(dāng)注意的是,頁(yè)緩沖器501以及數(shù)據(jù)緩存器(例如,502-503)的操作時(shí)間在納秒(“ns”)范圍,然而清除和寫(xiě)入(編程)非易失性存儲(chǔ)器單元中的數(shù)據(jù)的操作時(shí)間在毫秒范圍。由于被捕捉于NAND閃速存儲(chǔ)器單元串的數(shù)據(jù)會(huì)花費(fèi)數(shù)百毫秒來(lái)消散,因此頁(yè)緩沖器501應(yīng)該具有足夠的時(shí)間來(lái)在激活編程周期之前,將多個(gè)頁(yè)數(shù)據(jù)加載至不同塊的不同頁(yè)中。

在另選實(shí)施方式中,頁(yè)緩沖器陣列包括兩個(gè)或更多個(gè)頁(yè)緩沖器501和/或數(shù)據(jù)緩存器502-504。該兩組或多組頁(yè)緩沖器501以及數(shù)據(jù)緩存器502-504可以被加載于陣列的頂部或底部,從而舒緩布局節(jié)距(pitch)。另選地,數(shù)據(jù)緩存器502-504可以位于芯片或晶圓的任何地方,以將多個(gè)頁(yè)數(shù)據(jù)饋入至頁(yè)緩沖器501中。多個(gè)數(shù)據(jù)緩存器502-504也可以用來(lái)加載多個(gè)頁(yè)數(shù)據(jù)至所選擇的塊BLK0-BLKm中,以平行進(jìn)行此處所描述的編程。舉例而言,頁(yè)緩沖器陣列包括單頁(yè)緩沖結(jié)構(gòu)(未示出)。外部系統(tǒng)可以持續(xù)加載多個(gè)頁(yè)數(shù)據(jù)至單頁(yè)緩沖結(jié)構(gòu)(未示出)中,以及逐頁(yè)地施加電壓信號(hào)至所選擇的塊BLK0-BLKm。然后,針對(duì)多個(gè)所選擇的頁(yè)的多頁(yè)編程可以按照此處所描述地開(kāi)始。

在程序驗(yàn)證階段,數(shù)據(jù)緩存器502-504的數(shù)據(jù)可以逐頁(yè)地再次被轉(zhuǎn)移至單頁(yè)緩沖結(jié)構(gòu)(未示出)中。頁(yè)的對(duì)應(yīng)字線WL0-WLm通過(guò)預(yù)定字線電壓讀取,以確認(rèn)單元的Vt。該數(shù)據(jù)用于將單頁(yè)緩沖結(jié)構(gòu)(未示出)復(fù)位成針對(duì)下次編程所需的新數(shù)據(jù),并且然后,此數(shù)據(jù)被轉(zhuǎn)移回至數(shù)據(jù)緩存器502-504,以用于下次編程脈沖。

圖6是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的用于垂直塊以及水平塊的NAND閃速存儲(chǔ)器陣列600的框圖。NAND閃速存儲(chǔ)器陣列600提供在水平方向與垂直方向兩者上的多個(gè)塊的構(gòu)造,其可以同時(shí)被加載不同的數(shù)據(jù)并且被編程。NAND閃速存儲(chǔ)器陣列600包括塊601(BLK0)-602(BLKk)、塊603(BLKm)-604(BLKm+k)、切換電路605以及頁(yè)緩沖器606。塊601(BLK0)-602(BLKk)位于垂直方向(位線方向),而塊603(BLKm)-604(BLKm+k)位于水平方向(字線方向)。應(yīng)當(dāng)注意的是,如果一個(gè)或更多個(gè)塊(或裝置)被添加到陣列600或從其去除,本發(fā)明的示例性實(shí)施方式的潛在構(gòu)思將不改變。切換電路605被構(gòu)造成從多條位線BL0-BLk選擇一條位線來(lái)與頁(yè)緩沖器606連接。

在操作中,在寫(xiě)入/編程期間,位線電壓可以被加載至塊601(BLK0)–602(BLKk)、以及603(BLKm)-604(BLKm+k)的單元串。所選擇的位線BL0-BLk可以被施加來(lái)自頁(yè)緩沖器606的0V或VDD信號(hào)。非選擇的位線BL0–BLk可以被施加禁止電壓信號(hào)(諸如,來(lái)自VINH總線的VDD)。VDD亦可以稱(chēng)為Vdd。在DSG0降低以隔離塊601(BLK0)-602(BLKk)后,位線BL0-BLk可以被施加下一頁(yè)數(shù)據(jù),并且DSGm可以被激活成高以將位線電壓加載至塊603(BLKm)–604(BLKm+k)。

圖7是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的添加位線電容器的示例性NAND閃速存儲(chǔ)器陣列的框圖700。位線電容器可被添加至每條位線以在MPS操作期間增加位線電壓的數(shù)據(jù)持續(xù)時(shí)間。類(lèi)似于圖3所示的裝置300的圖700包括使能晶體管710-712以及位線電容器714-716。陣列的位線BL0-BLk聯(lián)接至位線電容器714-716。使能晶體管710-712聯(lián)接至位線電容器714-716的源節(jié)點(diǎn)。在實(shí)施方式中,使能晶體管710-712是NMOS晶體管。NMOS也可以由PMOS或P-N對(duì)晶體管替換,以改進(jìn)針對(duì)0V和VDD信號(hào)兩者的持續(xù)能力。位線電容器714-716包括任意類(lèi)型的電容器(例如,PIP(多晶硅-內(nèi)多晶硅-多晶硅)電容器、MIM(金屬絕緣體金屬)電容器、NMOS電容器、PMOS電容器等)。

在一個(gè)操作中,在加載位線電壓期間,控制信號(hào)EN可以被驅(qū)動(dòng)為高,以接通使能晶體管710-712。所接通的使能晶體管710–712用于將位線電容714–716添加至位線BL0-BLk。在讀取操作期間,信號(hào)EN可以被驅(qū)動(dòng)為低,以關(guān)斷使能晶體管710-712,從而使位線電容器714-716的源極成為浮動(dòng)。

圖8是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的MPS操作的時(shí)鐘波形圖800。時(shí)鐘波形圖800例示了位線波形BL、第一塊波形BLK0以及第二塊波形BLKm。在一個(gè)實(shí)施方式中,第一塊波形BLK0包括漏極選擇柵信號(hào)DSG0、字線信號(hào)WL0[0:n]、源極選擇柵信號(hào)SSG0以及源線信號(hào)SL0。第二塊波形BLKm包括漏極選擇柵信號(hào)DSGm、字線信號(hào)WLm[0:n]、源極選擇柵信號(hào)SSGm以及源線信號(hào)SLm。時(shí)鐘波形BL、BLK0、BLKm例示了使用圖1至圖7中例示系統(tǒng)、裝置和/或架構(gòu)的MPS操作。

返回參照?qǐng)D8,該圖示出根據(jù)MPS操作的與各種信號(hào)(例如,BL DSGO、WL0[0:n]、SSG0和SL0)相關(guān)聯(lián)的示例性波形。首先,頁(yè)緩沖器加載位線或BL電壓至塊BLK0的單元串。在時(shí)間段t0,用于編程和禁止的位線被分別施加0V和VDD。DSG0被施加VDD,以使位線電壓進(jìn)入BLK0的單元串。在t0處SSG0被設(shè)定至0V以關(guān)斷源極選擇柵或SSG,并且SL0被設(shè)定至VDD。在時(shí)間段t1,塊BLK0中的所選擇的WL被調(diào)升至高電壓Vpgm(編程電壓)(例如,18-20V),以進(jìn)行編程,并且塊BLK0中的所有非選擇的WL被調(diào)整至中高電壓Vpass(通過(guò)電壓)(例如,8-10V)。注意Vpass利用自溝道提升將所有非選擇的WL的單元的溝道區(qū)域維持在約7-8V的中高電壓(“Vmh”)。根據(jù)該應(yīng)用,WL可以從VDD或Vss調(diào)升至Vpgm?;谠搼?yīng)用,Vss例如可以是0伏特、接地、和/或負(fù)電壓。

對(duì)于被施加0V的位線,溝道區(qū)域的電壓將通過(guò)到位線的DSG0被放電至0V。在BL處的零電壓造成所選擇的WL與溝道區(qū)域之間的高電場(chǎng),因此通過(guò)“弗勒爾-諾德海模隧穿”機(jī)制(Fowler-Nordheim Tunneling mechanism)使電子從溝道區(qū)域注射至浮動(dòng)?xùn)艠O。注射至浮動(dòng)?xùn)艠O增加單元的閾電壓Vt,因此單元被編程至關(guān)閉單元(數(shù)據(jù)'0')。對(duì)于被施加VDD的其他位線,DSG0被關(guān)閉從而被WL聯(lián)接的電荷被捕捉于溝道區(qū)域內(nèi)。溝道區(qū)域因此保留在中高電壓7-8V。中高電壓減弱所選擇的WL與溝道區(qū)域之間的電場(chǎng),因此電子將不注射至浮動(dòng)?xùn)艠O,并且單元保留在低的Vt并且被作為開(kāi)啟單元(on-cell)(數(shù)據(jù)'1')讀取。溝道區(qū)域在一個(gè)示例中稱(chēng)為NAND閃速存儲(chǔ)器串,其中,每個(gè)串包括被布置成在源極端與漏極端之間的溝道狀串聯(lián)連接的多個(gè)晶體管。

在BLK0的溝道區(qū)域電壓被設(shè)定成0V或7-8V之后,DSG0被切換至0V,以關(guān)斷BLK0的漏極選擇柵。一旦DSG0被關(guān)閉,BLK0的溝道區(qū)域?qū)⒈A粼谙嗤?V或7-8V,并且電壓被“捕捉”于溝道區(qū)域內(nèi)。在一個(gè)方面,溝道能夠捕捉針對(duì)已編程的位線的0V,或針對(duì)禁止位線的7-8V。應(yīng)當(dāng)注意的是,溝道電壓將通過(guò)單元的P-N結(jié)漏電而逐漸漏掉。對(duì)于溝道通過(guò)P-N結(jié)耗散或漏掉1V可以花費(fèi)50-100ms。

由于結(jié)漏電電流通常為1Pa(皮安培)范圍并且整個(gè)單元串的結(jié)電容具有10–100Ff(毫微微法)范圍,漏掉1V會(huì)花費(fèi)10ms到100ms之間。因?yàn)槊恳痪幊堂}沖大約為30μs,因此在整個(gè)編程脈沖期間,溝道電壓將保持幾乎沒(méi)有變化。在DSG0變?yōu)?V以將編程和禁止電壓捕捉在塊BLK0的溝道區(qū)域之后,在不影響B(tài)LK0的情況下,位線電壓可以被改變。

第二頁(yè)緩沖器的數(shù)據(jù)隨后被施加至位線,上述關(guān)于BLK0的相同的電壓設(shè)定順序?qū)τ贐LK1重復(fù)。BLK1的DSG1被施加VDD,以允許位線電壓進(jìn)入BLK1的單元串。BLK1中的所選擇的字線被拉升至18-20V,并且BLK1中的所有非選擇的字線被施加8-10V,以根據(jù)位線電壓將溝道區(qū)域聯(lián)接至0V或7-8V。DSG1隨后調(diào)至0V,以隔離BLK1的溝道區(qū)域,并且然后下一個(gè)頁(yè)緩沖器的數(shù)據(jù)可以被施加至位線并被加載至下一塊。該序列可以針對(duì)多個(gè)塊重復(fù),直到所有頁(yè)緩沖器的數(shù)據(jù)均被加載為止。

在所有頁(yè)緩沖器的數(shù)據(jù)被加載以及捕捉于多個(gè)塊的溝道區(qū)域之后,定時(shí)控制電路對(duì)編程脈沖(例如,30μs)進(jìn)行計(jì)數(shù),如圖8中的t7-t8時(shí)間段。因?yàn)樗兴x擇的頁(yè)均被同時(shí)編程,所以整體的編程時(shí)間大幅地減少。應(yīng)當(dāng)注意的是,在編程期間,所有的位線可以是0V、VDD、或是浮動(dòng)的,因?yàn)樗袎K的DSG均被關(guān)斷。在另選實(shí)施方式中,VDD或高于VDD的電壓被施加至所有的位線,以減輕DSG的電壓應(yīng)力(voltage stress),這還能夠減小DSG的穿透漏電流(punch-through leakage current)。

在MPS操作期間,加載多個(gè)頁(yè)緩沖器的數(shù)據(jù)至多個(gè)塊通?;ㄙM(fèi)1或少于1μs。與30μs的編程脈沖相比,從頁(yè)緩沖器至塊的加載時(shí)間是短的。為調(diào)升所選擇的字線,多臺(tái)階(step)或三臺(tái)階(例如,VDD、10V以及然后18-20V)可以用于調(diào)升WL。應(yīng)當(dāng)注意的是,雖然以上描述及圖8示出針對(duì)每個(gè)塊單獨(dú)的信號(hào)SSG0-SSGm以及SL0-SLm,但是陣列針對(duì)所有塊可以使用共同的SSG或共同的SL。

圖9A是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的另選MPS操作的時(shí)鐘波形圖900。該時(shí)鐘圖900類(lèi)似于圖8中所示的時(shí)鐘圖800,除了SSG以及SL的波形在t8時(shí)間段處不同之外。在t8處,SSG0-SSGm被施加VDD,并且SL0-SLm均被施加0V。字線隨后根據(jù)從WL0(接近DSG側(cè))至WLn(接近SSG側(cè))依序一個(gè)接一個(gè)地放電。為了將SSG維持在VDD并且將SL維持在0V,應(yīng)當(dāng)將溝道中的熱載流子推至SL,從而單元穩(wěn)定性亦可以被提升。

應(yīng)當(dāng)注意的是,盡管實(shí)施方式的以上描述在數(shù)據(jù)加載以及編程操作期間將VDD施加至位線及源線,但是不必須將電壓限定于VDD。在不影響MPS操作的性能的情況下,任何高于VDD的電壓也可以被施加至位線以及源線。舉例而言,頁(yè)緩沖器以及源線電路可以使用高電壓裝置,以承受高于VDD的電壓。注意自溝道聯(lián)接編程禁止對(duì)于從3V至5V的VDD運(yùn)作良好。然而,當(dāng)VDD低于2V時(shí),溝道的初始電壓太低(<1V),因此聯(lián)接的電壓可能不足夠高以有效禁止編程。為了應(yīng)對(duì)低VDD,在溝道聯(lián)接發(fā)生之前,所選擇的塊溝道區(qū)域可以被施加較高的初始電壓。

圖9B例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的另選MPS操作的時(shí)鐘波形圖950。時(shí)鐘波形圖950類(lèi)似于圖9A所示的時(shí)鐘圖900,除了圖示950包括預(yù)設(shè)周期之外。在t0-t2期間,借助于施加VDD到位線,BLK0-BLKm的所有單元串被“預(yù)設(shè)”為“禁止”狀態(tài),并且所有的漏極選擇柵DSG0-DSGm均將VDD電壓從位線傳遞至BLK0-BLKm的所有單元串。在時(shí)間t1,所有的字線WL0[0:n]-WLm[0:n]一起被調(diào)升至Vpgm和Vpass。因?yàn)樗械膯卧活A(yù)設(shè)為禁止?fàn)顟B(tài),所以沒(méi)有單元串在此時(shí)間進(jìn)行編程。在t3-t6,針對(duì)BLK0位線被施加數(shù)據(jù),并且漏極選擇柵DSG0被施加脈沖952,以將數(shù)據(jù)加載至BLK0的單元串。相似的順序重復(fù)進(jìn)行,以針對(duì)BLK0-BLKm加載所有數(shù)據(jù)。在t10,BLK0-BLKm的單元串被一起編程,以節(jié)省編程時(shí)間。

圖10以及圖11A例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的另選MPS操作的時(shí)鐘波形圖1000與1100。時(shí)鐘波形圖1000與1100類(lèi)似于圖8所示的時(shí)鐘波形圖800,除了DSG以及SSG的波形在t1和t2不同之外。在時(shí)間t0,第一選擇塊BLK0的SGS0和SL0被施加中高電壓(Vmh)(例如,4-5V)。根據(jù)開(kāi)啟單元的Vt,施加中高電壓會(huì)將單元串的溝道區(qū)域充電至2-3V。在時(shí)間t1,所選擇的WL以及非選擇的WL分別被調(diào)整至Vpgm(18-20V)以及Vpass(8-10V),以將單元的溝道區(qū)域聯(lián)接至7-8V。然后,SGS0被拉低至0V以關(guān)斷源極選擇柵。DSG0被驅(qū)動(dòng)至VDD以接通漏極選擇柵,并且如果位線被施加0V,則溝道區(qū)域被放電至0V;或是如果位線被施加VDD,則溝道區(qū)域保留聯(lián)接的7-8V。在設(shè)定了溝道電壓之后,DSG0變?yōu)?V以關(guān)斷漏極選擇柵,并且將BLK0與位線隔離。然后,下一頁(yè)緩沖器的數(shù)據(jù)可以被施加至位線,并且下一所選擇的塊的溝道電壓可以被設(shè)定。此操作可以被重復(fù)以加載多個(gè)塊。在所有頁(yè)緩沖器的數(shù)據(jù)均加載至所選擇的塊后,編程時(shí)間可以開(kāi)始。

應(yīng)當(dāng)注意的是,如果陣列使用單獨(dú)的SSG0-SSGm以及SL0-SLm,則每個(gè)塊的溝道初始電壓可以逐塊地被設(shè)定,如圖10所示。然而,如果陣列使用共同的SSG以及SL,則在時(shí)間t0可以將共同SSG以及SL拉升至Vmh,以對(duì)所有塊的溝道區(qū)域進(jìn)行充電,并且然后在時(shí)間t2將共同SSG拉低至0V,如圖11A所示。這會(huì)使得從SL充電的初始電壓被捕捉于溝道區(qū)域中,以允許所選擇的塊的字線執(zhí)行自溝道提升禁止。

圖10進(jìn)一步例示在字線調(diào)整至Vpgm或Vpass之后,SSG0或SSGm降低。根據(jù)本發(fā)明的另一個(gè)實(shí)施方式,在字線調(diào)整至Vpgm或Vpass之前,SSG0-SSGm可以降低至0V。由于在SSG0-SSGm降低之后溝道電壓被捕捉,在此實(shí)施方式中自溝道提升禁止將會(huì)運(yùn)作良好。根據(jù)圖10,在字線調(diào)整至Vpgm或Vpass之后,DSG0或DSGm升高。另選地,在字線調(diào)整至Vpgm或Vpass之前,DSG0-DSGm可以變?yōu)閂DD(高),然而,在DSG升高之前SSG應(yīng)降低,否則將導(dǎo)致從SL至被施加0V的BL的漏電流。

圖11B是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的另選MPS操作的時(shí)鐘波形圖1150。時(shí)鐘圖1150類(lèi)似于圖9B所示的時(shí)鐘圖950,除了SSG以及SL的波形不同之外。在t0-t2期間,BLK0-BLKm的單元串被預(yù)設(shè)至禁止?fàn)顟B(tài),其通過(guò)SSG0-SSGm以及SL0-SLm,而非如圖9B所示的漏極選擇柵DSG0-DSGm以及位線。SSG0-SSGm以及SL0-SLm被施加中高電壓(Vmh),所述中高電壓(Vmh)可以為VDD或高于VDD的其他電壓。

本發(fā)明的示例性方面包括各種處理步驟,其將在以下描述。方面的步驟可以在機(jī)器或計(jì)算機(jī)可執(zhí)行指令中實(shí)現(xiàn)。指令可以用于指導(dǎo)通用或?qū)S孟到y(tǒng),其利用所述指令進(jìn)行編程,以執(zhí)行本發(fā)明的示例性方面的步驟。另選地,本發(fā)明的示例性方面的步驟可以通過(guò)專(zhuān)用硬件組件來(lái)執(zhí)行,或通過(guò)經(jīng)編程的計(jì)算機(jī)組件和定制硬布線組件的任意組合來(lái)執(zhí)行,所述專(zhuān)用硬件組件包含用于執(zhí)行步驟的硬布線邏輯。

圖12是例示根據(jù)發(fā)明的一個(gè)實(shí)施方式的MPS的處理的流程圖1200。在框1202,MPS的處理在第一時(shí)鐘周期激活第一DSG信號(hào)。在一個(gè)實(shí)施方式中,激活第一DSG信號(hào)包括在第一源線上驅(qū)動(dòng)高電壓達(dá)多個(gè)時(shí)鐘周期,同時(shí)在第一源極選擇柵上維持低電壓達(dá)多個(gè)時(shí)鐘周期。

在框1204,響應(yīng)于第一DSG信號(hào)的激活,從位線(“BL”)加載第一數(shù)據(jù)至第一存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)。在一個(gè)方面,從BL加載第一數(shù)據(jù)至非易失性存儲(chǔ)器頁(yè)包括從BL推送數(shù)據(jù)至組織成串的NAND非易失性存儲(chǔ)器單元。

在框1206,在第二時(shí)鐘周期期間,第一DSG信號(hào)被解激活并且第二DSG信號(hào)隨后被激活。在一個(gè)實(shí)施方式中,解激活第一DSG信號(hào)以及激活第二DSG信號(hào)包括將BL從第一存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)在邏輯上斷開(kāi)。

在框1208,響應(yīng)于第二DSG信號(hào)的激活,從BL加載第二數(shù)據(jù)至第二存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)。在一個(gè)實(shí)施方式中,此處理能夠從位線BL注入數(shù)據(jù)至組織成串構(gòu)造的NAND非易失性存儲(chǔ)器單元。在解激活第二DSG信號(hào)后,處理激活第三DSG信號(hào),并且響應(yīng)于第三DSG信號(hào)的激活,隨后從BL加載第三數(shù)據(jù)至第三存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)。

在框1210,在第三時(shí)鐘周期期間,第一數(shù)據(jù)被寫(xiě)入于第一存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)中的非易失性存儲(chǔ)器單元,該非易失性存儲(chǔ)器單元由饋入第一存儲(chǔ)器塊的第一組字線(“WL”)中的一條WL尋址。在第三時(shí)鐘周期期間,第二數(shù)據(jù)被編程到第二存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)中的非易失性存儲(chǔ)器單元,該非易失性存儲(chǔ)器單元由饋入該第二存儲(chǔ)器塊的第二組WL中的一條WL尋址。第三數(shù)據(jù)被寫(xiě)入第三存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)的非易失性存儲(chǔ)器單元,該非易失性存儲(chǔ)器單元由饋入該第三存儲(chǔ)器塊的第三組WL中的一條WL尋址。請(qǐng)注意將第一數(shù)據(jù)、第二數(shù)據(jù)以及第三數(shù)據(jù)編程至它們對(duì)應(yīng)的非易失性存儲(chǔ)器單元可以并發(fā)地發(fā)生。另外,將第一數(shù)據(jù)、第二數(shù)據(jù)以及第三數(shù)據(jù)編程至它們對(duì)應(yīng)的非易失性存儲(chǔ)器單元的處理可以按串列順序(cascade sequence)發(fā)生。串列順序是指當(dāng)?shù)诙?shù)據(jù)開(kāi)始被寫(xiě)入其對(duì)應(yīng)的非易失性存儲(chǔ)器單元時(shí),第一數(shù)據(jù)仍然在寫(xiě)入其對(duì)應(yīng)的非易失性存儲(chǔ)器單元中。

圖13是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的MPS操作的另選處理的流程圖1300。在框1302,處理在第一時(shí)鐘周期期間激活第一DSG信號(hào)。在一個(gè)示例中,在第一源線上驅(qū)動(dòng)高電壓達(dá)多個(gè)時(shí)鐘周期并且在第一源極選擇柵上維持低電壓達(dá)多個(gè)時(shí)鐘周期。

在框1304,響應(yīng)于第一DSG信號(hào)的激活,從BL加載第一數(shù)據(jù)至第一塊的非易失性存儲(chǔ)器頁(yè)。在一個(gè)方面,從BL加載第一數(shù)據(jù)至第一存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)包括從BL推送數(shù)據(jù)至組織成串的NAND非易失性存儲(chǔ)器單元。另選地,在從BL加載第一數(shù)據(jù)至第一存儲(chǔ)器塊的非易失性存儲(chǔ)器頁(yè)之后,從BL推送數(shù)據(jù)至組織成串的基于金屬氧化物半導(dǎo)體(“PMOS”)的非易失性存儲(chǔ)器單元。

在框1306,在第二時(shí)鐘周期期間,第一組WL中的一條WL被驅(qū)動(dòng)至所選擇的電壓,以允許將第一數(shù)據(jù)寫(xiě)入第一塊的非易失性存儲(chǔ)器頁(yè)中的非易失性存儲(chǔ)器單元中。

在框1308,在第三時(shí)鐘周期期間,第一DSG信號(hào)被解激活并且第二DSG信號(hào)被激活。

在框1310,響應(yīng)于第二DSG信號(hào)的激活,從BL加載第二數(shù)據(jù)至第二塊的非易失性存儲(chǔ)器頁(yè)。

在框1312,在第一組WL中的所述一條WL處于所述所選擇的電壓的同時(shí),在第四時(shí)鐘周期期間,第二組WL中的一條WL被驅(qū)動(dòng)至所選擇的電壓,以允許將第二數(shù)據(jù)寫(xiě)入第二塊的非易失性存儲(chǔ)器頁(yè)中的非易失性存儲(chǔ)器單元。在一個(gè)示例中,此處理還包括在第五時(shí)鐘周期期間解激活第二DSG信號(hào)并且激活第三DSG信號(hào),以及響應(yīng)于第三DSG信號(hào)的激活,將第三數(shù)據(jù)從BL加載至第三塊的非易失性存儲(chǔ)器頁(yè)。另選地,該方法還包括在第一組WL中的該一條WL和第二組WL中的該一條WL處于所選擇的電壓的同時(shí),在第六時(shí)鐘周期期間將第三組WL中的一條WL驅(qū)動(dòng)到所選擇的電壓,以允許將第三數(shù)據(jù)寫(xiě)入到第三塊的非易失性存儲(chǔ)器頁(yè)的非易失性存儲(chǔ)器單元。

圖14例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的操作MPS的示例性處理的流程圖1400。在框1402,提供NAND閃速存儲(chǔ)器單元的陣列。

在框1404,一旦位線電壓從頁(yè)緩沖器被加載至第一單元串,第一DSG被使能。在選擇了第一單元串的WL之后,禁用第一DSG。在一個(gè)實(shí)施方式中,將位線電壓加載至第一塊的第一單元串包括通過(guò)施加編程/禁止信號(hào)至第一單元串的位線來(lái)從頁(yè)緩沖器加載位線電壓至第一塊的第一單元串,使能第一單元串的第一漏極選擇柵,施加Vss于第一單元串的源極選擇柵,以及施加VDD于第一單元串的源線,并且將第一單元串的所選擇的字線調(diào)整至用于編程的高電壓(Vpgm),以及將所有非選擇的字線調(diào)整至中高電壓(Vpass),由此將第一單元串的溝道區(qū)域聯(lián)接至中高電壓,并且禁用第一單元串的的漏極選擇柵,從而將針對(duì)已編程的位線與已禁止的位線的電壓捕捉于第一單元串的溝道區(qū)域中。

在另一個(gè)實(shí)施方式中,此方法還包括在將第一單元串的所選擇的字線調(diào)整至用于編程的高電壓(Vpgm)前,施加中高電壓Vmh至第一單元串的源極選擇柵SSG以及源線;以及在使能第一單元串的第一漏極選擇柵前,將所有非選擇的字線調(diào)整至中高電壓(Vpass)并且施加Vss至第一單元串的源極選擇柵。另選地,此方法還包括提供NAND閃速存儲(chǔ)器單元的陣列,其包括針對(duì)各個(gè)存儲(chǔ)器單元串的共同源極選擇柵以及共同源線;在將第一單元串的所選擇的字線調(diào)整至用于編程的高電壓(Vpgm)前,施加中高電壓(Vmh)至所有閃速存儲(chǔ)器單元的源極選擇柵以及源線;以及在使能第一單元串的第一漏極選擇柵前,將所有非選擇字線調(diào)整至中高電壓(Vpass)以及施加Vss至所有閃速存儲(chǔ)器單元的源極選擇柵。

在框1406,位線電壓從頁(yè)緩沖器被加載至后續(xù)塊的第二單元串,第二漏極選擇柵被使能,第二單元串的第二字線被選擇,以及第二漏極選擇柵被禁用。

在框1408,重復(fù)上述步驟直到頁(yè)緩沖器的數(shù)據(jù)均被加載為止。

在框1410,對(duì)多個(gè)塊的所有所選擇的字線同時(shí)編程。在一個(gè)方面,同時(shí)編程的多個(gè)塊的數(shù)目為8個(gè)。另選地,此方法還可以包括通過(guò)施加Vss至所有單元串的字線以對(duì)所有單元串的溝道區(qū)域放電。在一個(gè)實(shí)施方式中,溝道區(qū)域的放電可以包括通過(guò)首先施加VDD至所有單元串的源極選擇柵、施加Vss至所有單元串的所有源線、以及施加Vss至所有單元串的字線,來(lái)對(duì)所有單元串的溝道區(qū)域放電。在另一個(gè)方面,同時(shí)對(duì)多個(gè)塊的所有所選擇的字線進(jìn)行編程包括用定時(shí)控制電路來(lái)對(duì)編程脈沖進(jìn)行計(jì)數(shù),以對(duì)多個(gè)塊中所有所選擇的頁(yè)同時(shí)編程。

圖15是例示根據(jù)本發(fā)明的一個(gè)實(shí)施方式的MPS操作的另一另選示例的流程圖1500。在框1502,通過(guò)施加編程/禁止信號(hào)至第一單元串的位線,將位線電壓加載至第一單元串。

在框1504,使能第一單元串的DSG,在框1506,施加Vss至第一單元串的SSG,并且施加VDD至第一單元串的源線。

在框1508,第一單元串的所選擇的字線被調(diào)整至Vpgm,并且非選擇的字線被調(diào)整為Vpass,從而將第一單元串的溝道區(qū)域聯(lián)接至中高電壓。

在框1510,第一單元串的漏極選擇柵被禁用,從而將針對(duì)已編程的位線以及已禁止的位線這兩者的電壓捕捉于第一單元串的溝道區(qū)域中。在一個(gè)方面,此方法還包括通過(guò)施加Vss至所有單元串的字線來(lái)對(duì)所有單元串的溝道區(qū)域放電。在一個(gè)實(shí)施方式中,對(duì)溝道區(qū)域放電包括通過(guò)首先施加VDD至所有單元串的源極選擇柵、施加Vss至所有單元串的所有源線、以及施加Vss至所有單元串的字線,來(lái)對(duì)所有單元串的溝道區(qū)域放電。

在框1512,重復(fù)上述步驟直到所有數(shù)據(jù)均被加載到存儲(chǔ)器塊為止。

在框1512,對(duì)多個(gè)塊的所有所選擇的字線同時(shí)編程。在一個(gè)方面,同時(shí)編程的多個(gè)塊的數(shù)目為8個(gè)。另選地,此方法還可以包括通過(guò)施加Vss至所有單元串的字線,以對(duì)所有單元串的溝道區(qū)域放電。在一個(gè)實(shí)施方式中,對(duì)溝道區(qū)域放電包括通過(guò)首先施加VDD至所有單元串的源極選擇柵、施加Vss至所有單元串的所有源線、以及施加Vss至所有單元串的字線,以對(duì)所有單元串的溝道區(qū)域放電。在另一個(gè)方面,對(duì)多個(gè)塊的所有所選擇的字線同時(shí)編程包括用定時(shí)控制電路來(lái)對(duì)編程脈沖進(jìn)行計(jì)數(shù),以對(duì)多個(gè)塊中的所有所選擇的頁(yè)同時(shí)編程。

雖然已經(jīng)示出并且描述了本發(fā)明的具體實(shí)施方式,但是對(duì)于本領(lǐng)域普通技術(shù)人員而言明顯的是在不脫離本發(fā)明的示例性實(shí)施方式以及其較廣泛的方面的情況下,基于本文的教導(dǎo),可以作出變化和修改。因此,所附權(quán)利要求旨在將全部這些變化和修改涵蓋在其范圍內(nèi),如同在本發(fā)明的示例性實(shí)施方式的真實(shí)精神和范圍內(nèi)。

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