本發(fā)明涉及可用于在深度流水化數(shù)字信號(hào)處理(DSP)電路中實(shí)施脈動(dòng)(systolic)有限脈沖響應(yīng)(FIR)濾波器的資源節(jié)約電路裝置。

背景技術(shù)：

流水線技術(shù)可以用于DSP系統(tǒng)以在電路結(jié)構(gòu)的關(guān)鍵路徑處增強(qiáng)處理速度或者以與DSP系統(tǒng)中相同的處理速度降低功耗。通過(guò)允許不同的功能單元同時(shí)操作，當(dāng)處理任務(wù)流時(shí)，DSP流水線可以增加DSP系統(tǒng)的生產(chǎn)量。

流水化DSP系統(tǒng)的一種示例性應(yīng)用可以是FIR濾波器的實(shí)施。由于FIR濾波器電路通常涉及大量的寄存器，所以使能信號(hào)或時(shí)鐘信號(hào)通常被饋送到每個(gè)寄存器中以控制寄存器操作。平坦的使能布置(flat enable arrangement)可用于使一個(gè)使能信號(hào)直接連接至FIR濾波器中的每個(gè)寄存器。當(dāng)FIR濾波器的規(guī)模較大或較復(fù)雜時(shí)，其被實(shí)施在深度流水化DSP塊中或者與其他FIR濾波器組合作為較大系統(tǒng)的一部分，與平坦的使能布置相關(guān)聯(lián)的增加扇出要求影響了電路的性能。例如，使能線的高扇出通常要求附加的資源(諸如附加的功耗)來(lái)實(shí)現(xiàn)高扇出以及用于使能信號(hào)的布線(當(dāng)FIR濾波器在諸如現(xiàn)場(chǎng)可編程門陣列(FPGA)或其他可編程邏輯器件(PLD)的可編程集成電路中實(shí)施時(shí)，其會(huì)消耗附加的通用可編程邏輯資源)。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的實(shí)施例，流水化或者波紋使能布置(ripple enable arrangement)用于在深度流水化脈動(dòng)FIR濾波器電路的每個(gè)流水線狀態(tài)處提供獨(dú)立使能信號(hào)，使得降低使能輸入的扇出。波紋使能配置進(jìn)一步通過(guò)減少使能連接的數(shù)量同時(shí)保持流水化FIR濾波器的流控制來(lái)改進(jìn)，而不對(duì)濾波器中的每個(gè)寄存器提供使能信號(hào)連接。

因此，根據(jù)本發(fā)明的實(shí)施例，提供了一種流水化脈動(dòng)FIR濾波器。FIR濾波器包括：輸入級(jí)電路，包括輸入寄存器；FIR計(jì)算電路，包括脈動(dòng)寄存器和乘法器；以及輸出級(jí)電路，包括加法器。輸入寄存器接收使能輸入。FIR濾波器還包括多個(gè)流水線寄存器來(lái)使FIR計(jì)算電路或加法器的部分操作流水化。流水化脈動(dòng)FIR濾波器的每個(gè)流水線級(jí)都具有獨(dú)立的使能寄存器而不扇出每個(gè)流水線級(jí)的使能輸入。

根據(jù)本發(fā)明的實(shí)施例，提供了接收數(shù)據(jù)輸入和使能輸入并基于數(shù)據(jù)輸入生成輸出和的電路裝置。該電路裝置包括輸入級(jí)電路，其包括輸入寄存器。輸入寄存器接收使能輸入。該電路裝置還包括脈動(dòng)寄存器，其操作性地連接至輸入級(jí)電路，并且脈動(dòng)寄存器在不具有任何使能連接的情況下進(jìn)行操作。該電路裝置還包括連接至脈動(dòng)寄存器的乘法器，其被配置為生成乘積值。該電路裝置還包括輸出級(jí)電路，其包括加法器，加法器至少部分地基于乘積值計(jì)算輸出和。

根據(jù)本發(fā)明的另一實(shí)施例，提供了一種接收數(shù)據(jù)輸入并基于數(shù)據(jù)輸入生成有限脈沖響應(yīng)輸出的電路裝置。該電路裝置包括：輸入級(jí)電路，包括輸入寄存器；第一乘法器，操作性地連接至輸入級(jí)電路；第二乘法器，操作性地連接至輸入級(jí)電路；以及輸出級(jí)電路，操作性地連接至第一乘法器和第二乘法器。輸出級(jí)電路還包括第一加法器、第二加法器和重定時(shí)寄存器。第一加法器操作性地連接至第一乘法器和第二乘法器。第二加法器直接連接至第一加法器而不具有將第一加法器和第二加法器分離的任何物理元件，使得第一加法器和第二加法器可以物理合并。重定時(shí)寄存器被放置在第一乘法器和第一加法器之間以重定時(shí)輸出級(jí)。

附圖說(shuō)明

本發(fā)明的其他特征、特性和各種優(yōu)勢(shì)將基于結(jié)合附圖的以下詳細(xì)描述而變得明顯，在附圖中類似的符號(hào)表示類似的部分，其中：

圖1示出了用于非脈動(dòng)濾波器的波紋使能布置的示例性電路圖；

圖2示出了具有波紋使能的脈動(dòng)濾波器的示例性邏輯表示；

圖3和圖4示出了合并脈動(dòng)FIR輸出結(jié)構(gòu)中的一對(duì)加法器的示例性電路邏輯圖；

圖5示出了在DSP塊中包括兩個(gè)乘法器的重定時(shí)脈動(dòng)輸出結(jié)構(gòu)的示例性電路圖；

圖6示出了在加法器中具有附加等級(jí)的流水線的DSP塊的示例性電路圖；

圖7示出了流水線使能級(jí)(staging)情況的示例性電路圖；

圖8至圖10以與圖3和圖4所示相似的方式示出了一系列示例性電路圖，示出在DSP塊中具有多于兩個(gè)的乘法器的擴(kuò)展組的脈動(dòng)FIR輸出結(jié)構(gòu)的變換；

圖11至圖14示出了一系列示例性電路圖，示出具有三個(gè)乘法器的脈動(dòng)FIR塊的變換，具有與結(jié)合圖7討論的類似使能減少技術(shù)；

圖15和圖16示出了一系列示例性電路圖，示出在脈動(dòng)FIR塊中使脈動(dòng)寄存器成組；以及

圖17是采用結(jié)合本發(fā)明的可編程邏輯器件的示例性系統(tǒng)的簡(jiǎn)化框圖。

具體實(shí)施方式

以下討論將基于諸如現(xiàn)場(chǎng)可編程門陣列(FPGA)的可編程集成電路器件的示例，或者可選地基于諸如專用集成電路(ASIC)的定制電路的示例。然而，應(yīng)該注意，本文公開(kāi)的主題可用于任何種類的固定或可編程器件。

在本發(fā)明的一些實(shí)施例中，介紹了在深度流水化DSP系統(tǒng)中實(shí)施脈動(dòng)FIR濾波器的結(jié)構(gòu)。FIR濾波器的結(jié)構(gòu)包括波紋使能布置，例如，每個(gè)流水線級(jí)都具有獨(dú)立的使能信號(hào)而不增加使能扇出。這種使能布置可以在單個(gè)DSP塊內(nèi)實(shí)施或者在多個(gè)DSP塊之間實(shí)施。以這種方式，脈動(dòng)FIR濾波器可以擴(kuò)展為在諸如DSP塊的局部結(jié)構(gòu)中具有任意深度的流水線以及任何數(shù)量的乘法器。

在本發(fā)明的具有波紋使能布置的各個(gè)實(shí)施例中，F(xiàn)IR濾波器的部分可以繼續(xù)處理數(shù)據(jù)同時(shí)其他部分停滯，因?yàn)槊總€(gè)流水線級(jí)都可具有獨(dú)立的使能信號(hào)，來(lái)代替相同的使能信號(hào)用于停滯整個(gè)FIR濾波器。以正確數(shù)據(jù)值可被存儲(chǔ)并用于貫穿FIR濾波器的操作并且可以在任何點(diǎn)處開(kāi)始整個(gè)濾波器結(jié)構(gòu)而不損失數(shù)據(jù)的這種方式，使能信號(hào)可以包括貫穿FIR濾波器的延遲。

在本發(fā)明的又一實(shí)施方式中，可以重定時(shí)具有波紋使能布置的所公開(kāi)脈動(dòng)FIR濾波器，使得輸出結(jié)構(gòu)中的加法器可以被重新布置而在加法器之間沒(méi)有物理元件，因此加法器可以合并以節(jié)省硬件資源。

在本發(fā)明的又一實(shí)施方式中，具有波紋使能布置的所公開(kāi)脈動(dòng)FIR濾波器可以進(jìn)一步變換，使得可以從FIR濾波器的一些部分中去除特定的使能連接，這改進(jìn)了路由并且還降低了電路的功耗。

圖1示出了用于非脈動(dòng)濾波器的波紋使能布置的示例性電路圖。圖1所示的示例性DSP塊101具有數(shù)據(jù)輸入109，數(shù)據(jù)輸入被傳輸至生成延遲數(shù)據(jù)信號(hào)112的輸入寄存器102a-102c。濾波器包括兩個(gè)乘法器103a-103b，它們直接在加法器104(非脈動(dòng))處相加，盡管該結(jié)構(gòu)可用于DSP塊的脈動(dòng)布置(圖1中未示出)。加法器104處生成的和與加法器105處的數(shù)據(jù)輸入111相加。然后，來(lái)自加法器105的相加值可以被傳輸至輸出寄存器106以生成輸出113。在DSP塊101內(nèi)，通過(guò)寄存器107引起的相同等待時(shí)間，使能輸入110從該濾波器的輸入級(jí)(例如，DSP塊101的左側(cè)，包括數(shù)據(jù)輸入線109和輸入寄存器102a-102c)延遲到輸出級(jí)(例如，DSP塊101的右側(cè)，包括輸出寄存器106和輸出113)作為乘法器103a-103b和加法器104-105的寄存器108的流水線深度。寄存器108的流水線深度可以是任何值，只要107和108的等待時(shí)間值相同即可。

在圖1的對(duì)應(yīng)示例中，等待時(shí)間寄存器107的配置和流水線寄存器108的流水線深度可以允許任何數(shù)量的流水線寄存器被用于或添加至結(jié)構(gòu)。此外，并非是針對(duì)獨(dú)立的加法器104-105放置延遲寄存器107或流水線寄存器108，這里兩個(gè)加法器104-105被直接連接，由此可以被合并以提高硬件效率(如圖4進(jìn)一步所示)。

圖2示出了具有波紋使能的脈動(dòng)濾波器的示例性邏輯表示。如圖2所示，示例性脈動(dòng)濾波器230具有一系列輸入寄存器205-207等，并且該濾波器230的每一級(jí)都通過(guò)由使能寄存器200-203(將扇出按系數(shù)4斷開(kāi))生成的延遲使能信號(hào)來(lái)使能。注意，該結(jié)構(gòu)的脈動(dòng)特性利用輸出寄存器258通過(guò)向下至鏈的匹配寄存器206、214以及類似的寄存器對(duì)216、256和226、257來(lái)實(shí)施。如果去除了這些對(duì)，則所有加法器213a-213d可以被合并而在加法器之間沒(méi)有附加元件，并且濾波器230可以是直接II型FIR。例如，如圖3和圖4進(jìn)一步示出的，包括兩個(gè)加法器213a-213b和兩個(gè)寄存器214、256的電路邏輯塊250a可以通過(guò)重新布置寄存器并由此合并兩個(gè)加法器而成流線型。

圖3和圖4示出了合并脈動(dòng)FIR輸出結(jié)構(gòu)中的一對(duì)加法器的示例性電路邏輯圖。如圖3所示的具有輸入240和輸出245的示例性電路塊250b可以與圖2中的電路塊250a類似，作為DSP塊中的脈動(dòng)FIR輸出結(jié)構(gòu)的一部分。合并兩個(gè)加法器241、243可以使得更加有效地使用硬件，這可以通過(guò)重定時(shí)輸出級(jí)塊250b來(lái)實(shí)現(xiàn)。

圖4示出了DSP塊中的重定時(shí)脈動(dòng)FIR輸出結(jié)構(gòu)250c的示例(從圖3中的輸出結(jié)構(gòu)250b變換而來(lái))。寄存器242可以移動(dòng)到位置246，并且在加法器241之前添加平衡寄存器247；并且寄存器244保持不變。以這種方式，通過(guò)輸出結(jié)構(gòu)塊250c的總延遲以及加法器241、243之間的單個(gè)延遲可以保持為與輸出結(jié)構(gòu)250b的延遲相同。注意，在圖4所示的變換之后，加法器241、243之間的單個(gè)延遲是邏輯的而非物理的，因?yàn)椴痪哂蟹蛛x加法器的其他物理元件，并且兩個(gè)加法器241、243隨后可以被物理合并。

圖5示出了在DSP塊260a中包括兩個(gè)乘法器210、211的重定時(shí)脈動(dòng)輸出結(jié)構(gòu)的示例性電路圖。圖5所示的示例性DSP塊260a具有數(shù)據(jù)輸入207，其被傳輸至濾波器寄存器209a-209d以生成延遲輸入值214。在DSP塊260a內(nèi)，可與圖1中的使能輸入110類似的使能輸入208經(jīng)由與圖1中的延遲107類似的延遲201來(lái)延遲。延遲寄存器201可以利用乘法器流水線205平衡，例如，當(dāng)205的流水線深度等于由201引起的延遲時(shí)，由寄存器201引起的延遲基本等于由流水線寄存器205引起的延遲。寄存器202是延遲使能寄存器，其與圖2中的延遲使能寄存器202或203類似。

DSP塊260的輸出結(jié)構(gòu)265以與圖3和圖4所示的類似方式來(lái)重定時(shí)，使得加法器對(duì)212、213不通過(guò)它們之間的任何其他物理元件來(lái)物理分離，因此可以物理組合。例如，寄存器204從加法器212、213之間的位置移動(dòng)到單獨(dú)連接至加法器212的位置，例如，與圖4中的寄存器246相似的位置。利用脈動(dòng)寄存器204，DSP塊206b內(nèi)示出的濾波器不需要為每一級(jí)添加附加的使能連接。

圖6示出了在加法器212、213中具有附加等級(jí)的流水線206的DSP塊260b的示例性電路圖。通過(guò)圖5所示的DSP塊260b中的重定時(shí)輸出結(jié)構(gòu)，例如不具有任何附加的寄存器或者分離加法器對(duì)212、213的其他物理元件，可以在DSP塊260b的加法器(或任何其他部分)中添加任何等級(jí)的流水線206?？梢蕴砑痈郊拥难舆t使能寄存器203以平衡流水線206，例如，流水線206的深度等效于延遲使能寄存器203。

在圖6所示的對(duì)應(yīng)示例中，在DSP塊260b內(nèi)添加延遲使能寄存器203?？蛇x地，延遲使能寄存器203可放置在DSP塊260b外，例如向DSP塊260b提供外生的延遲輸入。

圖7示出了流水線使能級(jí)情況的示例性電路圖。電路結(jié)構(gòu)270a具有數(shù)據(jù)輸入222，其被傳輸通過(guò)兩個(gè)寄存器223、224以生成延遲輸入225。使能輸入220被饋送至控制寄存器223，并且在使能221處被延遲來(lái)為控制寄存器224生成延遲使能信號(hào)。如電路結(jié)構(gòu)270b處所示，第一寄存器223和第二寄存器224之間的延遲使能寄存器221可以不是必須的(例如，如圖7所示，可以從電路270b中去除寄存器221和到寄存器224的使能線)，因?yàn)榫哂醒舆t使能寄存器221的結(jié)構(gòu)270a和不具有延遲使能寄存器221的結(jié)構(gòu)270b的穩(wěn)定狀態(tài)操作是相同的。這例如可以通過(guò)穩(wěn)定狀態(tài)分析來(lái)示出，這種分析可以在電路參數(shù)的Z變換之后在頻域中執(zhí)行。注意，針對(duì)兩種情況270a和270b的重置的操作可以不同，但是當(dāng)電路270a和270b達(dá)到它們的穩(wěn)定狀態(tài)時(shí)，電路特性可以相同。

圖8至圖10以與圖3和圖4所示相似的方式示出了一系列示例性電路圖，示出在DSP塊中具有多于兩個(gè)乘法器的擴(kuò)展組的脈動(dòng)FIR輸出結(jié)構(gòu)的變換。如圖8所示，輸出結(jié)構(gòu)300a可以看作是圖2b中的塊250b的鏈增加(chained up)版本，其中數(shù)據(jù)輸入301被傳輸通過(guò)三個(gè)加法器302、304、306以及三個(gè)寄存器303、305、307以生成數(shù)據(jù)輸出308。

如圖9所示，輸出結(jié)構(gòu)300b是以與圖4所示變換的相同方式移動(dòng)一個(gè)寄存器(例如，寄存器305)的結(jié)果。這里，寄存器305被移動(dòng)到寄存器310的位置，并且在加法器304之前添加平衡寄存器311，使得輸出結(jié)構(gòu)300b的總延遲(例如，輸出308和輸入301之間)以及加法器304、306之間的單個(gè)延遲保持不變。

圖10示出了圖9中的輸出結(jié)構(gòu)300b的又一變形，從而得到輸出結(jié)構(gòu)300c。如輸出結(jié)構(gòu)300c處所示，寄存器303、311的組可以移動(dòng)到寄存器322、323的位置，并且在加法器302之前添加平衡寄存器320-321以平衡寄存器322-323。以這種方式，具有三個(gè)加法器的原始輸出結(jié)構(gòu)300a可以變形為具有三個(gè)加法器(沒(méi)有分離它們的寄存器)的輸出結(jié)構(gòu)300c，因此三個(gè)加法器可以合并以節(jié)省硬件資源。

圖11至圖14示出了一系列示例性電路圖，示出具有三個(gè)乘法器的脈動(dòng)FIR塊的變形，具有結(jié)合圖7討論的類似使能減少技術(shù)。如圖11所示，脈動(dòng)FIR塊400a具有數(shù)據(jù)輸入420，其被傳輸通過(guò)三級(jí)的輸入寄存器401-405，其中在每一延遲級(jí)處的延遲輸入被傳輸至乘法器406、407或408。寄存器426可以生成延遲輸入值423?？梢栽谌齻€(gè)乘法器406、407和408之后添加組延遲塊411，其具有通過(guò)寄存器409平衡的使能。使能輸入425可以在塊409處被延遲(具有與延遲塊411相同的延遲)，然后在使能寄存器410處被延遲以生成用于脈動(dòng)寄存器413、414和415以及寄存器417和412a-412b的使能信號(hào)422。數(shù)據(jù)輸入421(被寄存器412a-412b延遲)、來(lái)自脈動(dòng)寄存器413、414和415的輸出以及來(lái)自乘法器408的延遲輸出在加法器416處相加以在寄存器417之后生成濾波器輸出424。

在圖11所示的對(duì)應(yīng)示例中，以與圖8至圖10所示的變形相似的方式，在三個(gè)乘法器組406、407和408中改變加法器鏈中的寄存器(例如，類似于圖8中的塊300a)，得到一個(gè)合并的加法器416。

在圖13中，基于圖7所示的方法，與圖12中的脈動(dòng)FIR塊400b相比，脈動(dòng)FIR塊400c可以去除使能連接433。例如，如圖12的400b所示，組延遲411與平衡延遲409一起可以放置在脈動(dòng)寄存器413、414和415之后。針對(duì)輸出寄存器417和412a-412b生成由寄存器410和409延遲的使能信號(hào)430。如塊400c處所示，對(duì)于脈動(dòng)寄存器413、414和415不是要求所有的使能連接。具體地，寄存器413和415由此不被使能。寄存器413和415這里不需要被使能，因?yàn)榛趫D6所示的變形，寄存器413和415可看作是已經(jīng)使能的輸入寄存器(例如，乘法器之前的寄存器)。對(duì)于延遲塊411來(lái)說(shuō)不需要使能，只要輸出使能延遲與整個(gè)濾波器等待時(shí)間匹配即可。

圖14示出了脈動(dòng)寄存器413、414和415可以移動(dòng)到脈動(dòng)FIR塊400d中的不同位置，例如在乘法器406-407之前。如圖14所示，寄存器401和403的輸出被分別提供給寄存器413和415的輸入。以這種方式，如圖15-16中的另一FIR濾波器示例進(jìn)一步示出的，脈動(dòng)寄存器可以與輸入寄存器401-403成組。

圖15和圖16示出了一系列示例性電路圖，示出脈動(dòng)FIR塊中的脈動(dòng)寄存器的成組。如圖15所示，塊510a可以是4級(jí)脈動(dòng)FIR濾波器的輸入結(jié)構(gòu)，該4級(jí)脈動(dòng)FIR濾波器可以是圖14中的3級(jí)脈動(dòng)濾波器塊400d的擴(kuò)展。這種類型的結(jié)構(gòu)可以進(jìn)一步擴(kuò)展用于成組到一起的任何大小的脈動(dòng)濾波器。使能輸入500被饋送到使能寄存器501以及脈動(dòng)寄存器502-507中的每一個(gè)。

如圖16所示，以與圖7討論的類似方式，用于每個(gè)乘法器的脈動(dòng)延遲的第一寄存器(例如，寄存器502、505和507)不是必須連接至使能輸入500，由此可以進(jìn)一步節(jié)省路由資源和功率。

圖17是采用結(jié)合有本發(fā)明的可編程邏輯器件的示例性系統(tǒng)的簡(jiǎn)化框圖。被配置為包括根據(jù)本發(fā)明的任何實(shí)施方式的算術(shù)電路裝置的PLD 60可用于許多種類的電子設(shè)備。一種可能的用法是圖17所示的示例性數(shù)據(jù)處理系統(tǒng)600。數(shù)據(jù)處理系統(tǒng)600可以包括一個(gè)或多個(gè)以下部件：處理器601、存儲(chǔ)器602、I/O電路裝置603和外圍設(shè)備604。這些部件通過(guò)系統(tǒng)總線605耦合到一起，并且設(shè)置在包含在終端用戶系統(tǒng)607中的電路板606上。

系統(tǒng)600可用于各種應(yīng)用，諸如計(jì)算機(jī)聯(lián)網(wǎng)、數(shù)據(jù)聯(lián)網(wǎng)、儀表化、視頻處理、數(shù)字信號(hào)處理、遠(yuǎn)程射頻頭(RRH)或者期望使用可編程或可再編程邏輯的優(yōu)勢(shì)的任何其他應(yīng)用。PLD 60可用于執(zhí)行各種不同的邏輯功能。例如，PLD 60可以配置為與處理器601協(xié)作的處理器或控制器。PLD 60還可以用作用于仲裁訪問(wèn)系統(tǒng)600中的共享資源的仲裁器。在又一示例中，PLD 60可以配置為處理器1801與系統(tǒng)600中的一個(gè)其他部件之間的接口。應(yīng)該注意，系統(tǒng)600僅僅是示例性的，并且可以通過(guò)以下權(quán)利要求來(lái)表示本發(fā)明的真實(shí)精神和范圍。

各種技術(shù)可用于實(shí)施上述PLD 60并結(jié)合本發(fā)明。

根據(jù)一個(gè)方面，接收數(shù)據(jù)輸入和使能輸入并基于數(shù)據(jù)輸入生成輸出的電路裝置可以包括輸入級(jí)電路、乘法器和輸出級(jí)電路。輸入級(jí)電路可以包括接收使能輸入的第一輸入寄存器以及第二輸入寄存器，其中第二輸入寄存器順次連接至第一輸入寄存器并且在電路裝置的穩(wěn)定狀態(tài)下在不具有任何使能連接的情況下進(jìn)行操作。乘法器可以連接至輸入級(jí)電路并被配置為生成乘積值。輸出級(jí)電路可以包括至少部分地基于乘積值計(jì)算輸出的加法器。

在一些實(shí)施例中，該電路裝置可進(jìn)一步包括使能寄存器，被配置為接收使能輸入并生成用于電路裝置的流控制的延遲使能信號(hào)。

在一些實(shí)施例中，該電路裝置可進(jìn)一步包括操作性地連接至輸入級(jí)電路的第一脈動(dòng)寄存器以及順次連接至第一脈動(dòng)寄存器的第二脈動(dòng)寄存器，使得第二脈動(dòng)寄存器連接至使能寄存器以接收延遲使能信號(hào)，并且第一脈動(dòng)寄存器不連接至使能寄存器并且在電路裝置的穩(wěn)定狀態(tài)下在不具有任何使能連接的情況下進(jìn)行操作。

如果期望的話，乘法器被放置在輸入級(jí)電路和第一脈動(dòng)寄存器之間。

如果期望的話，第一脈動(dòng)寄存器直接連接至第二輸入寄存器，使得第一脈動(dòng)寄存器可以與輸入級(jí)電路成組。

在一些實(shí)施例中，該電路裝置可進(jìn)一步包括放置在乘法器和第一脈動(dòng)寄存器之后的組延遲寄存器，從而在不具有任何使能連接的情況下操作組延遲寄存器。

如果期望的話，該電路裝置可以進(jìn)一步包括平衡延遲寄存器以延遲使能輸入，從而平衡組延遲寄存器。

在一些實(shí)施例中，組延遲寄存器連接至輸出級(jí)電路中的加法器，并且平衡延遲寄存器連接至輸出級(jí)電路中的輸出寄存器。

根據(jù)一個(gè)方面，一種電路裝置可接收數(shù)據(jù)輸入并基于數(shù)據(jù)輸入生成有限脈沖響應(yīng)輸出。該電路裝置可包括：輸入級(jí)電路，包括輸入寄存器；第一乘法器，操作性地連接至輸入級(jí)電路；第二乘法器，操作性地連接至輸入級(jí)電路；以及輸出級(jí)電路，操作性地連接至第一乘法器和第二乘法器。輸出級(jí)電路可包括：加法器電路，包括操作性地連接至第一乘法器、第二乘法器和數(shù)據(jù)輸入的單個(gè)加法器，或者一對(duì)加法器而沒(méi)有分離這一對(duì)加法器的任何物理元件；以及重定時(shí)寄存器，放置在第一乘法器和加法器電路之間以重定時(shí)輸出級(jí)電路。

在一些實(shí)施例中，輸入寄存器通過(guò)使能輸入來(lái)使能。

在一些實(shí)施例中，該電路裝置可進(jìn)一步包括：多個(gè)流水線，以使第一乘法器和第二乘法器的操作流水化。

在一些實(shí)施例中，該電路裝置可進(jìn)一步包括：延遲寄存器，連接至重定時(shí)寄存器。延遲寄存器創(chuàng)建使能延遲以平衡多個(gè)流水線，并且重定時(shí)寄存器接收延遲使能信號(hào)。

在一些實(shí)施例中，該電路可包括多個(gè)流水線，以使加法器電路的操作流水化。

在一些實(shí)施例中，該電路裝置可進(jìn)一步包括：延遲寄存器，連接至輸出級(jí)電路，并且延遲寄存器可創(chuàng)建使能延遲以平衡多個(gè)流水線。

在一些實(shí)施例中，輸出級(jí)電路接收外生延遲輸入以平衡多個(gè)流水線。

在一些實(shí)施例中，該電路裝置可進(jìn)一步包括：多個(gè)流水線，在該電路裝置內(nèi)設(shè)置有物理元件以使物理元件的操作流水化，從而物理元件不同于第一乘法器、第二乘法器和加法器電路中的任何一個(gè)；以及延遲寄存器，平衡第三多個(gè)流水線。

在一些實(shí)施例中，重定時(shí)寄存器重定時(shí)輸出級(jí)電路，使得單個(gè)加法器至少部分地基于由第一乘法器和第二乘法器計(jì)算的乘積值以及數(shù)據(jù)輸入的值計(jì)算輸出和，而不具有任何附加的加法器。

根據(jù)一個(gè)方面，一種流水化脈動(dòng)有限脈沖響應(yīng)(FIR)濾波器可包括輸入級(jí)電路、FIR計(jì)算電路、輸出級(jí)電路和多個(gè)流水線寄存器。輸入級(jí)電路包括接收使能輸入的輸入寄存器。FIR計(jì)算電路包括脈動(dòng)寄存器以及連接至脈動(dòng)寄存器的乘法器。輸出級(jí)電路包括計(jì)算輸出和的加法器。多個(gè)流水線寄存器使FIR計(jì)算電路或加法器的部分操作流水化，從而流水化脈動(dòng)FIR濾波器的每個(gè)流水線級(jí)都具有獨(dú)立的使能寄存器而不扇出用于每個(gè)水平線級(jí)的使能輸入。

在一些實(shí)施例中，該電路裝置可進(jìn)一步包括：多個(gè)延遲寄存器，設(shè)置在輸入級(jí)電路和輸出級(jí)電路之間，使得多個(gè)延遲寄存器在使能輸入中創(chuàng)建等于多個(gè)流水線的深度的等待時(shí)間。

在一些實(shí)施例中，每個(gè)流水線級(jí)中的獨(dú)立使能寄存器生成延遲使能信號(hào)以使能對(duì)應(yīng)的流水線級(jí)。

如果期望的話，在脈動(dòng)寄存器和多個(gè)流水線寄存器中，在不具有任何使能連接情況下操作一個(gè)或多個(gè)寄存器。

在一些實(shí)施例中，輸出級(jí)電路通過(guò)重定時(shí)寄存器來(lái)重定時(shí)，以在不具有除加法器之外的任何附加加法器的情況下進(jìn)行操作。

根據(jù)一個(gè)方面，一種用于操作流水化脈動(dòng)有限脈沖響應(yīng)(FIR)濾波器的方法包括以下操作：在輸入寄存器處接收數(shù)據(jù)輸入信號(hào)和使能輸入信號(hào)，其中輸入寄存器生成延遲數(shù)據(jù)輸入信號(hào)；將延遲數(shù)據(jù)輸入信號(hào)傳輸至操作性地連接至輸入寄存器的脈動(dòng)寄存器，其中脈動(dòng)寄存器在不具有任何使能連接的情況下進(jìn)行操作；在乘法器處至少部分地基于來(lái)自脈動(dòng)寄存器的脈動(dòng)寄存器輸出計(jì)算乘積值；以及在加法器處至少部分地基于乘積值生成輸出和。

在一些實(shí)施例中，該方法進(jìn)一步包括經(jīng)由設(shè)置為與乘法器或加法器連接的多個(gè)流水線寄存器的流水線的操作、乘法器或加法器的操作。

應(yīng)該理解，前面僅僅說(shuō)明的本發(fā)明的原理，在不背離本發(fā)明的精神和范圍的情況下，本領(lǐng)域技術(shù)人員可以進(jìn)行各種修改。例如，本發(fā)明的各種元件可以以任何期望的數(shù)量和/或配置設(shè)置在PLD上。本領(lǐng)域技術(shù)人員應(yīng)該理解，本發(fā)明可以通過(guò)除所描述的示例之外的實(shí)施例來(lái)實(shí)踐，所描述的實(shí)施例僅僅是為了說(shuō)明的目的而不用于限制，并且僅通過(guò)以下權(quán)利要求來(lái)限制本發(fā)明。