本發(fā)明涉及集成電路領(lǐng)域，特別是涉及超大規(guī)模集成電路(VLSI)領(lǐng)域的設(shè)計(jì)方法。

背景技術(shù)：

隨著時(shí)間的推移，集成電路行業(yè)發(fā)展到2016年，已有類似如Intel這樣先進(jìn)的foundry，提出準(zhǔn)備邁入10nm制程的規(guī)劃。高集成度的推行，也使芯片規(guī)模越來(lái)越大，功能越來(lái)越復(fù)雜，設(shè)計(jì)難度越來(lái)越高。

SOC的內(nèi)部時(shí)鐘的復(fù)雜化，導(dǎo)致跨時(shí)鐘域的接口越來(lái)越多。針對(duì)這些異步信號(hào)的處理，國(guó)外的先驅(qū)們，提出來(lái)很多建設(shè)性意見(jiàn)，為我們國(guó)內(nèi)從業(yè)者們指明了道路。一般來(lái)講可分為兩大類：利用鎖存器加組合器件來(lái)處理；另一種就是采取FIFO作為接口緩存。

上述兩種處理方法的指導(dǎo)設(shè)計(jì)一般用到器件較多，一定程度上講是資源浪費(fèi)，并且如果輸入脈沖高電平寬度低于最快時(shí)鐘周期的話，一般無(wú)法適用。因此，我們要想很好的解決這個(gè)問(wèn)題，我們要處理好四個(gè)方面：一是如何簡(jiǎn)化電路；二是如何適應(yīng)最小輸入脈寬的問(wèn)題；三是解決好亞穩(wěn)態(tài)問(wèn)題；四是要提高設(shè)計(jì)可靠性。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是針對(duì)SOC異步時(shí)鐘域信號(hào)接口問(wèn)題，針對(duì)以上四個(gè)方面提出一種簡(jiǎn)潔的、可靠性高的方法，能解決好亞穩(wěn)態(tài)的問(wèn)題，并且沒(méi)有輸入脈寬限制。

本發(fā)明的技術(shù)方案包括：

時(shí)鐘域1、時(shí)鐘域2和復(fù)位電路；支持兩個(gè)時(shí)鐘域是完全異步的關(guān)系，沒(méi)有相位關(guān)系需求，也沒(méi)有頻率需求。

所述的時(shí)鐘域1內(nèi)包含：第一數(shù)據(jù)鎖存器。第一數(shù)據(jù)鎖存器帶有異步復(fù)位端R和同步時(shí)鐘端CK，低電平產(chǎn)生復(fù)位，時(shí)鐘上升沿鎖存數(shù)據(jù)輸入端D的狀態(tài)。第一數(shù)據(jù)鎖存器的時(shí)鐘端CK連接時(shí)鐘域1內(nèi)的輸入數(shù)據(jù)脈沖信號(hào)；第一數(shù)據(jù)鎖存器的數(shù)據(jù)端D連接SOC常態(tài)高電平數(shù)據(jù)“1”；第一數(shù)據(jù)鎖存器的異步復(fù)位端R連接所述復(fù)位電路的輸出端；

所述的時(shí)鐘域2內(nèi)包含：第二數(shù)據(jù)鎖存器、第三數(shù)據(jù)鎖存器。這兩個(gè)數(shù)據(jù)鎖存器同樣帶有異步復(fù)位端R和同步時(shí)鐘端CK，低電平產(chǎn)生復(fù)位，時(shí)鐘上升沿開(kāi)始鎖存數(shù)據(jù)輸入端D的狀態(tài)。第二數(shù)據(jù)鎖存器的時(shí)鐘端CK連接時(shí)鐘域2內(nèi)的時(shí)鐘信號(hào)；第二數(shù)據(jù)鎖存器的數(shù)據(jù)端D連接第一數(shù)據(jù)鎖存器的數(shù)據(jù)輸出端Q；第二數(shù)據(jù)鎖存器的異步復(fù)位端R連接所述復(fù)位電路的輸出端；第三數(shù)據(jù)鎖存器的時(shí)鐘端CK連接時(shí)鐘域2內(nèi)的時(shí)鐘信號(hào)；第三數(shù)據(jù)鎖存器的數(shù)據(jù)端D連接第二數(shù)據(jù)鎖存器的數(shù)據(jù)輸出端Q；第三數(shù)據(jù)鎖存器的異步復(fù)位端R連接系統(tǒng)復(fù)位信號(hào)；

所述復(fù)位電路包含一個(gè)與門。此與門的兩個(gè)輸入端分別連接系統(tǒng)復(fù)位信號(hào)和第三數(shù)據(jù)鎖存器的反相數(shù)據(jù)輸出端/Q。

采用上述結(jié)構(gòu)后，本發(fā)明的有益效果是：

結(jié)構(gòu)簡(jiǎn)單，一共只用到了4個(gè)器件，三個(gè)鎖存器和一個(gè)門單元。

時(shí)鐘域1中輸入脈沖信號(hào)連接第一數(shù)據(jù)鎖存器的時(shí)鐘端CK，此鎖存器的數(shù)據(jù)端D連接SOC常態(tài)高電平數(shù)據(jù)“1”，這樣最大限度的保障了不漏信號(hào)；同時(shí)，時(shí)鐘域1的輸入脈沖信號(hào)寬度可以低于時(shí)鐘域1的時(shí)鐘單周期寬，從而徹底解決了一般設(shè)計(jì)中脈沖寬度受限于時(shí)鐘域1的時(shí)鐘頻率的問(wèn)題；時(shí)鐘域2中第三數(shù)據(jù)鎖存器的反相數(shù)據(jù)輸出端/Q，反饋到復(fù)位電路，這樣做的好處是：使第三數(shù)據(jù)鎖存器的數(shù)據(jù)輸出端Q，輸出脈沖信號(hào)寬度為時(shí)鐘域2的時(shí)鐘單周期寬，即脈沖寬度為單拍寬，從而避免了誤觸發(fā)?？偟膩?lái)講提高了采集的穩(wěn)定性和適應(yīng)性。

時(shí)鐘域1的輸入脈沖信號(hào)寬度可以低于系統(tǒng)最快時(shí)鐘單周期寬，進(jìn)一步提高了采集的穩(wěn)定性和適應(yīng)性。

時(shí)鐘域2的同步電路，采用兩級(jí)鎖存器進(jìn)行同步，第三鎖存器的輸出信號(hào)才用到系統(tǒng)中間，第二鎖存器僅用于傳遞；時(shí)鐘域2中電路經(jīng)過(guò)兩級(jí)同步很好的解決了亞穩(wěn)態(tài)問(wèn)題。

附圖說(shuō)明

圖1繪示為SOC異步時(shí)鐘域信號(hào)的接口電路圖。

圖2繪示為圖1中clock1快于clock2，各種脈沖寬度的時(shí)序波形。

圖3繪示為圖1中clock2快于clock1，各種脈沖寬度的時(shí)序波形。

圖4繪示為圖1中clock1等于clock2，各種脈沖寬度的時(shí)序波形。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。

1、電路連接、器件功能、信號(hào)命名闡述：

如圖1所示，電路用到了4個(gè)器件，三個(gè)鎖存器和一個(gè)門單元。

分別為：第一鎖存器DFF1，第二鎖存器DFF2，第三鎖存器DFF3，與門單元AND。鎖存器的類型為：帶異步復(fù)位端的同步觸發(fā)器。異步復(fù)位端定義為R，同步時(shí)鐘端定義為CK，數(shù)據(jù)輸入端命名為D，數(shù)據(jù)輸出端命名為Q，反相數(shù)據(jù)輸出端命名為/Q。其中輸入端包括：D、R、CK；輸出端包括：Q、/Q。功能描述如下：異步復(fù)位端R，輸入低電平“0”時(shí)(其他輸入端可以是任意值)，Q端輸出低，/Q輸出高，此為異步復(fù)位狀態(tài)；異步復(fù)位端R，輸入高電平“1”時(shí)，在CK的上升沿，Q端輸出更新為D端的值，此為鎖存瞬間；異步復(fù)位端R，輸入高電平“1”時(shí)，在CK的非上升沿，Q端處于保持狀態(tài)，即維持最后CK的上升沿的鎖存值。clock1、clock2分別為兩個(gè)時(shí)鐘域的時(shí)鐘信號(hào)。System_reset_n表示常規(guī)的系統(tǒng)復(fù)位信號(hào)，低電平“0”復(fù)位。

如圖1所示，所述的DFF1的D端直連一個(gè)上拉電阻，CK接脈沖輸入，R端來(lái)自AND的輸出。其中D端的上拉電阻實(shí)現(xiàn)了常態(tài)高電平“1”的輸入，這種連接方法在一般的SOC中都是很常見(jiàn)的處理。所述的DFF2的D端接DFF1的Q端，CK接clock2，R端來(lái)自AND的輸出。所述的DFF3的D端接DFF2的Q端，CK接clock2，R端來(lái)自System_reset_n。AND的輸入端分別連System_reset_n、DFF3的反相數(shù)據(jù)輸出/Q。DFF3反相數(shù)據(jù)/Q起到反饋?zhàn)饔?，從而，系統(tǒng)復(fù)位、反饋信號(hào)復(fù)位發(fā)生時(shí)，都能產(chǎn)生nRST信號(hào)，來(lái)復(fù)位DFF1、DFF2。

2、時(shí)序功能仿真分析：

請(qǐng)見(jiàn)附圖2、3、4，分別分析了各種時(shí)鐘關(guān)系的電路工作狀態(tài)。

如圖2所示,表示clock1快于clock2的情況。圖中Data_in1表示第一個(gè)輸入脈沖，此脈沖由Data_in輸入，脈沖寬度小于clock1的四分之一，同時(shí)，脈沖寬度小于系統(tǒng)最快時(shí)鐘(clock1最快)的四分之一。Data_in1的上升沿到來(lái)的瞬間，Q1輸出高電平“1”；Data_in1的上升沿之后：第一個(gè)clock2的上升沿到來(lái)瞬間，Q2輸出高電平“1”；第二個(gè)clock2的上升沿到來(lái)瞬間，Data_out輸出高電平“1”，與此同時(shí)，nRST生成復(fù)位信號(hào)，復(fù)位DFF1、DFF2，使Q1、Q2輸出低；第三個(gè)clock2的上升沿到來(lái)瞬間，由于Q1、Q2早已變成低電平“0”，此時(shí)，“0”傳遞到Data_out。形成了一個(gè)clock2的周期寬度的脈沖Data_out1。

Data_in2表示輸入脈沖寬度變寬到等于系統(tǒng)快時(shí)鐘clock1的情況，同理分析發(fā)現(xiàn)：Data_in2形成了Data_out2；Data_in3表示輸入脈沖寬度變寬到大于系統(tǒng)快時(shí)鐘clock1、小于系統(tǒng)慢時(shí)鐘clock2的情況，同理分析發(fā)現(xiàn)：Data_in3形成了Data_out3；Data_in4表示輸入脈沖寬度變寬到大于系統(tǒng)慢時(shí)鐘clock2的情況，同理分析發(fā)現(xiàn)：Data_in4形成了Data_out4；Data_in5表示輸入脈沖寬度變寬到大于系統(tǒng)慢時(shí)鐘clock2兩倍以上的情況，同理分析發(fā)現(xiàn)：Data_in5形成了Data_out5。

如圖3所示,表示clock2快于clock1的情況。圖中Data_in1表示第一個(gè)輸入脈沖，此脈沖由Data_in輸入，脈沖寬度小于clock1的四分之一，同時(shí)，脈沖寬度小于系統(tǒng)最快時(shí)鐘(clock2最快)的四分之一。Data_in1的上升沿到來(lái)的瞬間，Q1輸出高電平“1”；Data_in1的上升沿之后：第一個(gè)clock2的上升沿到來(lái)瞬間，Q2輸出高電平“1”；第二個(gè)clock2的上升沿到來(lái)瞬間，Data_out輸出高電平“1”，與此同時(shí)，nRST生成復(fù)位信號(hào)，復(fù)位DFF1、DFF2，使Q1、Q2輸出低；第三個(gè)clock2的上升沿到來(lái)瞬間，由于Q1、Q2早已變成低電平“0”，此時(shí)，“0”傳遞到Data_out。形成了一個(gè)clock2的周期寬度的脈沖Data_out1。

Data_in2表示輸入脈沖寬度變寬到等于系統(tǒng)快時(shí)鐘clock2的情況，同理分析發(fā)現(xiàn)：Data_in2形成了Data_out2；Data_in3表示輸入脈沖寬度變寬到大于系統(tǒng)快時(shí)鐘clock2、小于系統(tǒng)慢時(shí)鐘clock1的情況，同理分析發(fā)現(xiàn)：Data_in3形成了Data_out3；Data_in4表示輸入脈沖寬度變寬到大于系統(tǒng)慢時(shí)鐘clock1的情況，同理分析發(fā)現(xiàn)：Data_in4形成了Data_out4；Data_in5表示輸入脈沖寬度變寬到大于系統(tǒng)慢時(shí)鐘clock1兩倍以上的情況，同理分析發(fā)現(xiàn)：Data_in5形成了Data_out5。

如圖4所示,表示clock2等于clock1的情況。圖中Data_in1表示第一個(gè)輸入脈沖，此脈沖由Data_in輸入，脈沖寬度小于clock1的四分之一，同時(shí)，脈沖寬度小于系統(tǒng)最快時(shí)鐘(clock2等于clock1)的四分之一。Data_in1的上升沿到來(lái)的瞬間，Q1輸出高電平“1”；Data_in1的上升沿之后：第一個(gè)clock2的上升沿到來(lái)瞬間，Q2輸出高電平“1”；第二個(gè)clock2的上升沿到來(lái)瞬間，Data_out輸出高電平“1”，與此同時(shí)，nRST生成復(fù)位信號(hào)，復(fù)位DFF1、DFF2，使Q1、Q2輸出低電平“0”；第三個(gè)clock2的上升沿到來(lái)瞬間，由于Q1、Q2早已變成低電平“0”，此時(shí)，“0”傳遞到Data_out。形成了一個(gè)clock2的周期寬度的脈沖Data_out1。Data_in2表示輸入脈沖寬度變寬到等于系統(tǒng)時(shí)鐘的情況，同理分析發(fā)現(xiàn)：Data_in2形成了Data_out2；Data_in3表示輸入脈沖變寬到大于系統(tǒng)時(shí)鐘兩倍的情況，同理分析發(fā)現(xiàn)：Data_in3形成了Data_out3；Data_in4表示輸入脈沖寬度變寬到大于系統(tǒng)時(shí)鐘三倍的情況，同理分析發(fā)現(xiàn)：Data_in4形成了Data_out4；Data_in5表示輸入脈沖寬度變寬到大于系統(tǒng)時(shí)鐘五倍以上的情況，同理分析發(fā)現(xiàn)：Data_in5形成了Data_out5。

到此，我們分析了數(shù)據(jù)、時(shí)鐘之間各種相對(duì)時(shí)序關(guān)系，總結(jié)得到：圖1中的方法可以完美實(shí)現(xiàn)異步時(shí)鐘域的接口。