1.一種硬件控制電路，其特征在于，包括：處理器、復(fù)雜可編程邏輯器件CPLD、背板、多個單板；針對每個單板，在所述單板與所述背板之間包括數(shù)據(jù)信號線，在所述背板與所述CPLD之間包括所述單板對應(yīng)的數(shù)據(jù)信號線；所述單板包括并串轉(zhuǎn)換模塊，所述CPLD包括串并轉(zhuǎn)換模塊、編解碼模塊；
所述并串轉(zhuǎn)換模塊，用于獲取所述單板的硬件信息，并通過所述單板與所述背板之間的數(shù)據(jù)信號線，以串行方式將所述硬件信息發(fā)送給所述背板；
所述串并轉(zhuǎn)換模塊，用于通過所述背板與所述CPLD之間的、所述單板對應(yīng)的數(shù)據(jù)信號線，以串行方式從所述背板上獲取所述單板的硬件信息，并將所述單板的硬件信息存儲在所述單板對應(yīng)的數(shù)據(jù)寄存器內(nèi)；
所述編解碼模塊，用于從所述單板對應(yīng)的數(shù)據(jù)寄存器內(nèi)獲取所述單板的硬件信息，并將所述單板的硬件信息輸出給所述處理器。
2.根據(jù)權(quán)利要求1所述的硬件控制電路，其特征在于，
所述硬件信息通過M位的高低電平數(shù)據(jù)來表示，M為大于1的正整數(shù)；
所述并串轉(zhuǎn)換模塊在以串行方式發(fā)送所述硬件信息時，每次只發(fā)送一位高低電平數(shù)據(jù)，并通過M次將所述M位的高低電平數(shù)據(jù)發(fā)送給所述背板；
所述串并轉(zhuǎn)換模塊在以串行方式獲取所述硬件信息時，每次只獲取一位高低電平數(shù)據(jù)，并通過M次從所述背板上獲取到所述M位的高低電平數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的硬件控制電路，其特征在于，在所述單板與背板之間包括第一控制信號線，在背板與CPLD之間包括所有單板對應(yīng)的第一控制信號線；所述串并轉(zhuǎn)換模塊通過背板與CPLD之間的第一控制信號線傳輸?shù)谝恍盘?，所述背板通過每個單板對應(yīng)的第一控制信號線向每個單板傳輸?shù)谝恍盘枺?/p>
所述并串轉(zhuǎn)換模塊在以串行方式發(fā)送所述硬件信息時，在每次發(fā)送一位高低電平數(shù)據(jù)時，根據(jù)所述第一信號發(fā)送一位高低電平數(shù)據(jù)；
所述串并轉(zhuǎn)換模塊在以串行方式獲取所述硬件信息時，在每次獲取一位高低電平數(shù)據(jù)時，根據(jù)所述第一信號獲取一位高低電平數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的硬件控制電路，其特征在于，在所述單板與背板之間包括第二控制信號線，在背板與CPLD之間包括所有單板對應(yīng)的第二控制信號線；所述串并轉(zhuǎn)換模塊通過背板與CPLD之間的第二控制信號線傳輸?shù)诙盘?，所述背板通過每個單板對應(yīng)的第二控制信號線向每個單板傳輸?shù)诙盘枺?/p>
所述并串轉(zhuǎn)換模塊，進一步用于在接收到所述第二信號后，根據(jù)所述第二信號判斷是否需要加載所述單板的硬件信息；如果是，則獲取所述單板的硬件信息，并將所述單板的硬件信息加載到所述單板的移位寄存器內(nèi)。
5.根據(jù)權(quán)利要求4所述的硬件控制電路，其特征在于，在所述單板與背板之間包括第三控制信號線，在背板與CPLD之間包括所有單板對應(yīng)的第三控制信號線；所述串并轉(zhuǎn)換模塊通過背板與CPLD之間的第三控制信號線傳輸?shù)谌盘?，所述背板通過每個單板對應(yīng)的第三控制信號線向每個單板傳輸?shù)谌盘枺?/p>
所述并串轉(zhuǎn)換模塊，進一步用于在接收到所述第三信號后，根據(jù)所述第三信號判斷是否允許傳輸所述單板的硬件信息；如果是，則從所述移位寄存器內(nèi)讀取所述單板的硬件信息，并以串行方式將所述硬件信息發(fā)送給所述背板。
6.根據(jù)權(quán)利要求1所述的硬件控制電路，其特征在于，
所述硬件控制電路還包括：基板管理控制器BMC；所述編解碼模塊在將所述單板的硬件信息輸出給所述處理器的過程中，將所述單板的硬件信息輸出給所述BMC，由所述BMC將所述單板的硬件信息輸出給所述處理器。
7.根據(jù)權(quán)利要求6所述的硬件控制電路，其特征在于，
所述編解碼模塊在將所述單板的硬件信息輸出給所述BMC的過程中，所述編解碼模塊，用于接收來自所述BMC的讀取命令，并利用所述讀取命令確定待讀取硬件信息的單板，并從所述待讀取硬件信息的單板對應(yīng)的數(shù)據(jù)寄存器內(nèi)獲取該單板的硬件信息，并將該單板的硬件信息存儲到SDATA寄存器中；將所述SDATA寄存器中的硬件信息放在SDATA接口上，由所述BMC從所述SDATA接口上讀取該硬件信息；其中，每次只將SDATA寄存器中的一位硬件信息放在SDATA接口上，待所述BMC從所述SDATA接口上讀取該一位硬件信息后，將SDATA寄存器中的另一位硬件信息放在SDATA接口上。
8.根據(jù)權(quán)利要求1所述的硬件控制電路，其特征在于，所述單板為主機總線適配器HBA卡、或者快速外設(shè)部件互連標準PCIE卡、或者輸入輸出IO卡；
所述硬件信息具體包括以下之一或者任意組合：
類型標識；硬件版本標識；流水號標識；端口數(shù)目標識。
9.一種硬件控制電路的控制方法，其特征在于，所述硬件控制電路具體包括：處理器、復(fù)雜可編程邏輯器件CPLD、背板、多個單板；其中，針對每個單板，在所述單板與所述背板之間包括數(shù)據(jù)信號線，在所述背板與所述CPLD之間包括所述單板對應(yīng)的數(shù)據(jù)信號線；所述單板包括并串轉(zhuǎn)換模塊，所述CPLD包括串并轉(zhuǎn)換模塊、編解碼模塊；所述方法包括以下步驟：
所述并串轉(zhuǎn)換模塊獲取所述單板的硬件信息，并通過所述單板與所述背板之間的數(shù)據(jù)信號線，以串行方式將所述硬件信息發(fā)送給所述背板；
所述串并轉(zhuǎn)換模塊通過所述背板與所述CPLD之間的、所述單板對應(yīng)的數(shù)據(jù)信號線，以串行方式從所述背板上獲取所述單板的硬件信息，并將所述單板的硬件信息存儲在所述單板對應(yīng)的數(shù)據(jù)寄存器內(nèi)；
所述編解碼模塊從所述單板對應(yīng)的數(shù)據(jù)寄存器內(nèi)獲取所述單板的硬件信息，并將所述單板的硬件信息輸出給所述處理器。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，
所述硬件信息通過M位的高低電平數(shù)據(jù)來表示，M為大于1的正整數(shù)；
所述并串轉(zhuǎn)換模塊通過所述單板與所述背板之間的數(shù)據(jù)信號線，以串行方式將所述硬件信息發(fā)送給所述背板的過程中，所述并串轉(zhuǎn)換模塊每次只發(fā)送一位高低電平數(shù)據(jù)，并通過M次將所述M位的高低電平數(shù)據(jù)發(fā)送給所述背板；
所述串并轉(zhuǎn)換模塊通過所述背板與所述CPLD之間的、所述單板對應(yīng)的數(shù)據(jù)信號線，以串行方式獲取所述單板的硬件信息的程中，每次只獲取一位高低電平數(shù)據(jù)，并通過M次從所述背板上獲取到所述M位的高低電平數(shù)據(jù)。