本發(fā)明涉及信息安全和集成電路領(lǐng)域，特別是涉及一種基于過(guò)渡效應(yīng)環(huán)形振蕩器的隨機(jī)數(shù)發(fā)生器。

背景技術(shù)：

眾所周知，信息安全在當(dāng)代社會(huì)越來(lái)越重要，而信息安全的核心是芯片，隨著集成電路工藝的快速發(fā)展，芯片被廣泛應(yīng)用于各行各業(yè)，在金融、安全領(lǐng)域使用的安全芯片對(duì)芯片的安全性提出了更高的要求，真隨機(jī)數(shù)發(fā)生器是安全芯片的關(guān)鍵部分。

隨機(jī)數(shù)發(fā)生器通常有兩種實(shí)現(xiàn)方式，偽隨機(jī)數(shù)和真隨機(jī)數(shù)發(fā)生器。偽隨機(jī)數(shù)一般用數(shù)字時(shí)序電路產(chǎn)生，只要給定一個(gè)種子，其產(chǎn)生的隨機(jī)數(shù)通常是長(zhǎng)周期序列，理論上可以預(yù)測(cè)。偽隨機(jī)數(shù)發(fā)生器中最常用的結(jié)構(gòu)是線性反饋移位寄存器(LFSR)。電路上一般用寄存器和異或門實(shí)現(xiàn)。選擇一定的寄存器組合抽頭接到異或門，可以達(dá)到最長(zhǎng)周期的序列，使得序列類似隨機(jī)。由于偽隨機(jī)數(shù)固定的算法，只要給定了種子，其序列就是完全確定的。因此，理論上偽隨機(jī)數(shù)是可以預(yù)測(cè)的。

真隨機(jī)數(shù)發(fā)生器通?；谄骷脑肼暎ǔＰ枰捎萌ㄖ频哪M電路來(lái)實(shí)現(xiàn)。與偽隨機(jī)數(shù)相比，真隨機(jī)數(shù)發(fā)生器所產(chǎn)生的序列是不可預(yù)測(cè)的，因而能夠更好的保護(hù)信息的傳輸。

然而，常規(guī)的真隨機(jī)數(shù)發(fā)生器由模擬電路組成，但其輸出隨機(jī)數(shù)的速率較低，通常低于1Mbps。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問(wèn)題是提供一種基于過(guò)渡效應(yīng)環(huán)形振蕩器的隨機(jī)數(shù)發(fā)生器，具有更高的速率和更好的抗攻擊性能。

為解決上述技術(shù)問(wèn)題，本發(fā)明的基于過(guò)渡效應(yīng)環(huán)形振蕩器的隨機(jī)數(shù)發(fā)生器，包括：

一隨機(jī)數(shù)核心電路，用于產(chǎn)生一段不固定時(shí)間的振蕩信號(hào)，最終穩(wěn)定在固定高電平或低電平；

一控制電路，用于產(chǎn)生所述隨機(jī)數(shù)核心電路及計(jì)數(shù)器電路的復(fù)位信號(hào)；

一計(jì)數(shù)器，其復(fù)位結(jié)束后使能隨機(jī)數(shù)核心電路；對(duì)隨機(jī)數(shù)核心電路產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)。

所述隨機(jī)數(shù)核心電路的振蕩時(shí)間、振蕩次數(shù)與隨機(jī)數(shù)核心電路的熱噪聲相關(guān)。

本發(fā)明的所有電路由數(shù)字電路單元組成，電路可以放在數(shù)字電路中，布局布線時(shí)混在數(shù)字電路中，安全性更高，具有更好的抗攻擊性能。與傳統(tǒng)的真隨機(jī)數(shù)電路相比，本發(fā)明輸出隨機(jī)數(shù)的速率更快，其輸出的隨機(jī)數(shù)速率可達(dá)到數(shù)Mbps；通過(guò)提高隨機(jī)數(shù)核心電路振蕩頻率可以提高電路的隨機(jī)性能。

本發(fā)明可用于各種密碼系統(tǒng)中。

附圖說(shuō)明

下面結(jié)合附圖與具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明：

圖1是所述基于過(guò)渡效應(yīng)環(huán)形振蕩器的隨機(jī)數(shù)發(fā)生器電路原理圖；

圖2是圖1中隨機(jī)數(shù)核心電路實(shí)施例一原理圖；

圖3是圖1中隨機(jī)數(shù)核心電路實(shí)施例一原理圖；

圖4是圖1中控制電路一實(shí)施例原理圖；

圖5是圖1中計(jì)數(shù)電路一實(shí)施例原理圖。

具體實(shí)施方式

結(jié)合圖1所示，所述基于過(guò)渡效應(yīng)環(huán)形振蕩器的隨機(jī)數(shù)發(fā)生器，包括：隨機(jī)數(shù)核心電路、控制電路和計(jì)數(shù)電路。

所述隨機(jī)數(shù)核心電路是所述基于過(guò)渡效應(yīng)環(huán)形振蕩器的隨機(jī)數(shù)發(fā)生器的關(guān)鍵部分，它是產(chǎn)生隨機(jī)數(shù)的源頭，由不對(duì)稱的RS鎖存器組成，與傳統(tǒng)的RS鎖存器的區(qū)別在于其不對(duì)稱性，即鎖存器的兩個(gè)支路是不一致的，時(shí)序上表現(xiàn)為兩個(gè)支路的延遲時(shí)間是不相等的，設(shè)計(jì)時(shí)可以從電路上或者版圖上來(lái)確保兩個(gè)支路不一致性，由于RS鎖存器的這種不對(duì)稱性使得鎖存器會(huì)出現(xiàn)暫時(shí)的振蕩，即鎖存器出現(xiàn)亞穩(wěn)態(tài)現(xiàn)象，受器件噪聲的影響振蕩次數(shù)是隨機(jī)的，對(duì)振蕩次數(shù)進(jìn)行計(jì)數(shù)就可以得到隨機(jī)數(shù)SJS(結(jié)合圖1)。

所述控制電路是配合隨機(jī)數(shù)核心電路和計(jì)數(shù)電路而設(shè)計(jì)的，在時(shí)序上必須確保計(jì)數(shù)電路復(fù)位完成后再使能隨機(jī)數(shù)核心電路，這樣才能確保正確計(jì)數(shù)?？刂齐娐酚蓴?shù)字單元庫(kù)中的基本單元電路構(gòu)成。

所述計(jì)數(shù)電路是一種常用的異步計(jì)數(shù)器電路結(jié)構(gòu)，由于只需要得到一位的隨機(jī)數(shù)輸出，因此選取計(jì)數(shù)器中的最低位D0作為隨機(jī)數(shù)的輸出信號(hào)。計(jì)數(shù)電路由D觸發(fā)器電路、數(shù)字緩沖器電路構(gòu)成。

圖2是所述隨機(jī)數(shù)核心電路實(shí)施例一的原理圖。由不對(duì)稱的RS鎖存器構(gòu)成。RS鎖存器可以全部由與非門構(gòu)成(參見(jiàn)圖2)，也可以由與非門和反相器構(gòu)成(參見(jiàn)圖3)，還可以由其他等效的邏輯電路構(gòu)成。同時(shí)，所述電路不對(duì)稱性主要體現(xiàn)在RS鎖存器的兩個(gè)支路的延遲時(shí)間不一致，但是兩個(gè)支路的邏輯功能是一致的。在本實(shí)施例中，RS鎖存器的第一支路21(圖2中的虛線框)由4個(gè)串聯(lián)的與非門組成，與非門的一端接高電平VDD，與非門的另一端和相鄰的與非門的輸出端實(shí)現(xiàn)首尾串聯(lián)，第一支路21的輸出至第一緩沖器HC1和第二與非門NAND2的一輸入端，第一緩沖器HC1的輸出為隨機(jī)數(shù)核心電路的輸出信號(hào)t_out。RS鎖存器的另一條支路即第二支路22(圖2中的虛線框)由6個(gè)串聯(lián)的與非門組成，與非門的一端接高電平VDD，與非門的另一端和相鄰的與非門的輸出端實(shí)現(xiàn)首尾串聯(lián)。通過(guò)調(diào)整RS鎖存器的不對(duì)稱性來(lái)調(diào)整隨機(jī)數(shù)核心電路的振蕩頻率和振蕩次數(shù)，第一支路21可以調(diào)整為2、4、6、8…偶數(shù)個(gè)與非門，第二支路22可以調(diào)整為4、6、8、10…偶數(shù)個(gè)與非門，且第二支路22的與非門個(gè)數(shù)大于第一支路2的與非門個(gè)數(shù)，從而確保RS鎖存器兩個(gè)支路的不對(duì)稱性。第一支路21的輸入端與第一與非門NAND1的輸出端相連接，第二支路22的輸出端與第一與非門NAND1的一輸入端相連接，第二支路22的輸入端與第二與非門NAND2的輸出端相連接；第一與非門NAND1的另一輸入端和第二與非門NAND2的另一輸入端與第二緩沖器HC2的輸出端相連接，第二緩沖器HC2的輸入端輸入隨機(jī)數(shù)核心電路的使能信號(hào)(t_en)。

圖3是隨機(jī)數(shù)核心電路的另一種實(shí)現(xiàn)方式(實(shí)施例二)，RS鎖存器的一條支路31(圖3中的虛線框)由4個(gè)串聯(lián)的反相器組成，反相器首尾串聯(lián)，支路31的輸出至第一緩沖器HC1，緩沖器HC1的輸出為信號(hào)t_out。RS鎖存器的另一條支路32(圖3中的虛線框)由6個(gè)串聯(lián)的反相器組成，反相器首尾串聯(lián)。通過(guò)調(diào)整RS鎖存器的不對(duì)稱性來(lái)調(diào)整隨機(jī)數(shù)核心電路的振蕩頻率和振蕩次數(shù)，支路31可以調(diào)整為2、4、6、8…偶數(shù)個(gè)反相器，支路32可以調(diào)整為4、6、8、10…偶數(shù)個(gè)反相器，且支路32的反相器個(gè)數(shù)大于支路31的反相器個(gè)數(shù)，從而確保RS鎖存器兩個(gè)支路的不對(duì)稱性。

需要指出的是不對(duì)稱RS鎖存器不僅局限與圖2，圖3兩者實(shí)現(xiàn)方式，只要保證RS鎖存器的兩個(gè)支路的延遲時(shí)間不一致均可實(shí)現(xiàn)本發(fā)明的隨機(jī)數(shù)核心電路結(jié)構(gòu)。

參見(jiàn)圖4，所述控制電路由數(shù)字單元庫(kù)中的基本單元電路組成，包含了緩沖器HC3、HC4、延遲單元電路DLY1、DLY2、與非門電路NAND3、與門電路AND1、或門電路OR1。控制電路的使能信號(hào)EN輸入第三緩沖器HC3的輸入端，第三緩沖器HC3的輸出端連接與門AND1的一輸入端，與門AND1的另一輸入端連接第二延遲單元電路DLY 2的輸出端，與門AND1的輸出端輸出信號(hào)t_en。時(shí)鐘信號(hào)CLK輸入第四緩沖器HC4的輸入端，第四緩沖器HC4的輸出端連接第一延遲單元電路DLY1的輸入端和第三與非門NAND3的一個(gè)輸入端，第一延遲單元電路DLY1的輸出端連接第三與非門NAND3的另一輸入端，第三與非門NAND3的輸出端連接第二延遲單元電路DLY2的輸入端和或門OR1的一個(gè)輸入端，第二延遲單元電路DLY2的輸出端連接至或門OR1的另一輸入端，或門OR1的輸出端輸出復(fù)位信號(hào)RST。

所述計(jì)數(shù)電路結(jié)合圖5所示，在圖5所示的實(shí)施例中，其由D觸發(fā)器DCF1-DCF10和緩沖器HC5-HC14組成，是一種異步計(jì)數(shù)器電路，選取計(jì)數(shù)電路中的最低位D0作為輸出的隨機(jī)數(shù)。圖5中的D0-D9為緩沖器HC5-HC14的輸出端。

雖然本發(fā)明利用具體的實(shí)施例進(jìn)行說(shuō)明，但是對(duì)實(shí)施例的說(shuō)明并不限制本發(fā)明的范圍。本領(lǐng)域內(nèi)的熟練技術(shù)人員通過(guò)參考本發(fā)明的說(shuō)明，在不背離本發(fā)明的精神和范圍的情況下，容易進(jìn)行各種修改或者可以對(duì)實(shí)施例進(jìn)行組合。