本申請(qǐng)涉及通訊技術(shù)領(lǐng)域，尤其涉及一種記錄PCIE設(shè)備錯(cuò)誤信息的方法及裝置。

背景技術(shù)：

若框式設(shè)備中單板上的PCIE設(shè)備發(fā)生錯(cuò)誤(例如溫度過高，或PCIE鏈路不穩(wěn)定等原因)，則會(huì)導(dǎo)致主控上的CPU內(nèi)部寄存器產(chǎn)生緩存錯(cuò)誤的信息。當(dāng)CPU檢測(cè)到產(chǎn)生緩存錯(cuò)誤的信息時(shí)，會(huì)對(duì)該單板進(jìn)行熱插拔操作，以使得該單板上的PCIE設(shè)備繼續(xù)正常工作。

然而，當(dāng)CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)，僅僅通過對(duì)單板進(jìn)行熱插拔操作來使得該單板上的PCIE設(shè)備恢復(fù)正常工作，并不能分析出該P(yáng)CIE設(shè)備的錯(cuò)誤發(fā)生原因。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本申請(qǐng)?zhí)峁┮环N記錄PCIE設(shè)備錯(cuò)誤信息的方法及裝置，可以記錄PCIE設(shè)備與CPU傳輸?shù)膱?bào)文的相關(guān)信息，以供分析該P(yáng)CIE設(shè)備的錯(cuò)誤發(fā)生原因。

為實(shí)現(xiàn)上述目的，本申請(qǐng)?zhí)峁┘夹g(shù)方案如下：

根據(jù)本申請(qǐng)的第一方面，提出了一種記錄PCIE設(shè)備錯(cuò)誤信息的方法，應(yīng)用于主控板的CPU，所述CPU通過PCIE總線與單板中的PCIE設(shè)備傳輸報(bào)文；所述方法包括：

當(dāng)由所述PCIE設(shè)備發(fā)生錯(cuò)誤導(dǎo)致所述CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)，向預(yù)配置的可編程邏輯器件下發(fā)記錄指令，以使得所述可編程邏輯器件將統(tǒng)計(jì)的交互信息記錄到預(yù)設(shè)內(nèi)存空間中，以供分析所述PCIE設(shè)備的錯(cuò)誤發(fā)生原因；

其中，所述交互信息為所述CPU與所述PCIE設(shè)備之間傳輸?shù)膱?bào)文的相關(guān)信息。

根據(jù)本申請(qǐng)的第二方面，提出了一種記錄PCIE設(shè)備錯(cuò)誤信息的方法，應(yīng)用于單板，所述單板中配置有可編程邏輯器件和PCIE設(shè)備，所述PCIE設(shè)備通過PCIE總線與主控板的CPU傳輸報(bào)文，所述可編程邏輯器件被裝配在所述PCIE總線上，且用于統(tǒng)計(jì)交互信息，所述交互信息為主控板的CPU與所述PCIE設(shè)備之間傳輸?shù)膱?bào)文的相關(guān)信息；所述方法包括：

所述可編程邏輯器件通過預(yù)配置的線路接收所述CPU下發(fā)的記錄指令，所述記錄指令是在由所述PCIE設(shè)備發(fā)生錯(cuò)誤導(dǎo)致所述CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)下發(fā)的；

所述可編程邏輯器件根據(jù)所述記錄指令，將統(tǒng)計(jì)的所述交互信息記錄到預(yù)設(shè)內(nèi)存空間中，以供分析所述PCIE設(shè)備的錯(cuò)誤發(fā)生原因。

根據(jù)本申請(qǐng)的第三方面，提出了一種記錄PCIE設(shè)備錯(cuò)誤信息的裝置，應(yīng)用于主控板的CPU，所述CPU通過PCIE總線與單板中的PCIE設(shè)備傳輸報(bào)文；所述裝置包括：

下發(fā)單元，當(dāng)由所述PCIE設(shè)備發(fā)生錯(cuò)誤導(dǎo)致所述CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)，向預(yù)配置的可編程邏輯器件下發(fā)記錄指令，以使得所述可編程邏輯器件將統(tǒng)計(jì)的交互信息記錄到預(yù)設(shè)內(nèi)存空間中，以供分析所述PCIE設(shè)備的錯(cuò)誤發(fā)生原因；

其中，所述交互信息為所述CPU與所述PCIE設(shè)備之間傳輸?shù)膱?bào)文的相關(guān)信息。

根據(jù)本申請(qǐng)的第四方面，提出了一種記錄PCIE設(shè)備錯(cuò)誤信息的裝置，應(yīng)用于單板，所述單板中配置有可編程邏輯器件和PCIE設(shè)備，所述PCIE設(shè)備通過PCIE總線與主控板的CPU傳輸報(bào)文，所述可編程邏輯器件被裝配在所述PCIE總線上，且用于統(tǒng)計(jì)交互信息，所述交互信息為主控板的CPU與所述PCIE設(shè)備之間傳輸?shù)膱?bào)文的相關(guān)信息；所述裝置包括：

接收單元，所述可編程邏輯器件通過預(yù)配置的線路接收所述CPU下發(fā)的記錄指令，所述記錄指令是在由所述PCIE設(shè)備發(fā)生錯(cuò)誤導(dǎo)致所述CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)下發(fā)的；

記錄單元，所述可編程邏輯器件根據(jù)所述記錄指令，將統(tǒng)計(jì)的所述交互信息記錄到預(yù)設(shè)內(nèi)存空間中，以供分析所述PCIE設(shè)備的錯(cuò)誤發(fā)生原因。

由以上技術(shù)方案可見，本申請(qǐng)通過可編程邏輯器件將統(tǒng)計(jì)的交互信息記錄到預(yù)設(shè)內(nèi)存空間中，后續(xù)當(dāng)需要分析PCIE設(shè)備的錯(cuò)誤發(fā)生原因時(shí)，提取并分析預(yù)設(shè)內(nèi)存空間中的交互信息即可。

附圖說明

圖1是相關(guān)技術(shù)中框式設(shè)備的結(jié)構(gòu)示意圖。

圖2是本申請(qǐng)一示例性實(shí)施例提供的基于主控板CPU側(cè)的一種記錄PCIE設(shè)備錯(cuò)誤信息的方法的流程圖。

圖3是本申請(qǐng)一示例性實(shí)施例提供的基于單板側(cè)的一種記錄PCIE設(shè)備錯(cuò)誤信息的方法的流程圖。

圖4是本申請(qǐng)一示例性實(shí)施例提供的一種記錄PCIE設(shè)備錯(cuò)誤信息的方法的流程圖。

圖5是本申請(qǐng)一示例性實(shí)施例提供的框式設(shè)備的結(jié)構(gòu)示意圖。

圖6是本申請(qǐng)一示例性實(shí)施例提供的另一種框式設(shè)備的結(jié)構(gòu)示意圖。

圖7是本申請(qǐng)一示例性實(shí)施例提供的一種基于主控板的CPU側(cè)的電子設(shè)備的結(jié)構(gòu)示意圖。

圖8是本申請(qǐng)一示例性實(shí)施例提供的一種記錄PCIE設(shè)備錯(cuò)誤信息的裝置的框圖。

圖9是本申請(qǐng)一示例性實(shí)施例提供的一種基于單板側(cè)的電子設(shè)備的結(jié)構(gòu)示意圖。

圖10是本申請(qǐng)一示例性實(shí)施例提供的另一種記錄PCIE設(shè)備錯(cuò)誤信息的裝置的框圖。

具體實(shí)施方式

這里將詳細(xì)地對(duì)示例性實(shí)施例進(jìn)行說明，其示例表示在附圖中。下面的描述涉及附圖時(shí)，除非另有表示，不同附圖中的相同數(shù)字表示相同或相似的要素。以下示例性實(shí)施例中所描述的實(shí)施方式并不代表與本申請(qǐng)相一致的所有實(shí)施方式。相反，它們僅是與如所附權(quán)利要求書中所詳述的、本申請(qǐng)的一些方面相一致的裝置和方法的例子。

在本申請(qǐng)使用的術(shù)語(yǔ)是僅僅出于描述特定實(shí)施例的目的，而非旨在限制本申請(qǐng)。在本申請(qǐng)和所附權(quán)利要求書中所使用的單數(shù)形式的“一種”、“所述”和“該”也旨在包括多數(shù)形式，除非上下文清楚地表示其他含義。還應(yīng)當(dāng)理解，本文中使用的術(shù)語(yǔ)“和/或”是指并包含一個(gè)或多個(gè)相關(guān)聯(lián)的列出項(xiàng)目的任何或所有可能組合。

應(yīng)當(dāng)理解，盡管在本申請(qǐng)可能采用術(shù)語(yǔ)第一、第二、第三等來描述各種信息，但這些信息不應(yīng)限于這些術(shù)語(yǔ)。這些術(shù)語(yǔ)僅用來將同一類型的信息彼此區(qū)分開。例如，在不脫離本申請(qǐng)范圍的情況下，第一信息也可以被稱為第二信息，類似地，第二信息也可以被稱為第一信息。取決于語(yǔ)境，如在此所使用的詞語(yǔ)“如果”可以被解釋成為“在……時(shí)”或“當(dāng)……時(shí)”或“響應(yīng)于確定”。

圖1是相關(guān)技術(shù)中框式設(shè)備的結(jié)構(gòu)示意圖。請(qǐng)參見圖1，框式設(shè)備包含主控板和單板，主控板上配置有CPU和傳統(tǒng)PCIE橋片a，單板上配置有PCIE設(shè)備和傳統(tǒng)PCIE橋片b，CPU通過PCIE總線與PCIE設(shè)備傳輸報(bào)文，其中，PCIE總線分為第一線路PCIE1、第二線路PCIE2、第三線路PCIE3。當(dāng)單板中的PCIE設(shè)備發(fā)生錯(cuò)誤(例如溫度過高、PCIE鏈路不穩(wěn)定)時(shí)，主控板上的CPU內(nèi)部寄存器會(huì)產(chǎn)生緩存錯(cuò)誤的信息(cache error)，當(dāng)主控板CPU檢測(cè)到產(chǎn)生緩存錯(cuò)誤的信息時(shí)，會(huì)對(duì)該單板進(jìn)行熱插拔操作，以使得該單板上的PCIE設(shè)備繼續(xù)正常工作。

可見，在相關(guān)技術(shù)中，當(dāng)CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)，僅僅通過對(duì)單板進(jìn)行熱插拔操作來使得該單板上的PCIE設(shè)備恢復(fù)正常工作，并不能分析出該P(yáng)CIE設(shè)備的錯(cuò)誤發(fā)生原因。

圖2是本申請(qǐng)一示例性實(shí)施例示出的基于主控板CPU側(cè)的一種記錄PCIE設(shè)備錯(cuò)誤信息的方法的流程圖，如圖2所示，該方法應(yīng)用于主控板的CPU，所述CPU通過PCIE總線與單板中的PCIE設(shè)備傳輸報(bào)文，可以包括以下步驟：

步驟201，當(dāng)由所述PCIE設(shè)備發(fā)生錯(cuò)誤導(dǎo)致所述CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)，向預(yù)配置的可編程邏輯器件下發(fā)記錄指令，以使得所述可編程邏輯器件將統(tǒng)計(jì)的交互信息記錄到預(yù)設(shè)內(nèi)存空間中，以供分析所述PCIE設(shè)備的錯(cuò)誤發(fā)生原因。

在本實(shí)施例中，所述交互信息為所述CPU與所述PCIE設(shè)備之間傳輸?shù)膱?bào)文的相關(guān)信息。

在本實(shí)施例中，當(dāng)檢測(cè)到所述CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)，斷開所述PCIE總線。斷開所述PCIE總線后，所述CPU與所述PCIE設(shè)備之間不能再繼續(xù)傳輸報(bào)文，所述可編程邏輯器件不會(huì)統(tǒng)計(jì)到后續(xù)傳輸?shù)膱?bào)文的相關(guān)信息，進(jìn)而使得所述可編程邏輯器件統(tǒng)計(jì)可供分析所述錯(cuò)誤發(fā)生原因的交互信息不受到干擾。

在本實(shí)施例中，當(dāng)所述可編程邏輯器件記錄完所述交互信息時(shí)，對(duì)所述單板進(jìn)行熱插拔操作，以使得所述PCIE設(shè)備繼續(xù)正常工作。

在本實(shí)施例中，所述可編程邏輯器件可以被裝配在所述PCIE總線上，且位于所述主控板側(cè)，還可以被裝配在所述PCIE總線上，且位于所述單板側(cè)。所述CPU向預(yù)配置的可編程邏輯器件下發(fā)記錄指令的方式為：通過預(yù)配置的線路，向所述可編程邏輯器件下發(fā)所述記錄指令，其中，所述預(yù)配置的線路區(qū)別于所述PCIE總線。

相應(yīng)地，圖3是本申請(qǐng)一示例性實(shí)施例示出的基于單板側(cè)的一種記錄PCIE設(shè)備錯(cuò)誤信息的方法的流程圖，如圖3所示，該方法應(yīng)用于單板，所述單板中配置有可編程邏輯器件和PCIE設(shè)備，所述PCIE設(shè)備通過PCIE總線與主控板的CPU傳輸報(bào)文，所述可編程邏輯器件被裝配在所述PCIE總線上，且用于統(tǒng)計(jì)交互信息，所述交互信息為主控板的CPU與所述PCIE設(shè)備之間傳輸?shù)膱?bào)文的相關(guān)信息，可以包括以下步驟：

步驟301，所述可編程邏輯器件通過預(yù)配置的線路接收所述CPU下發(fā)的記錄指令。

步驟302，所述可編程邏輯器件根據(jù)所述記錄指令，將統(tǒng)計(jì)的所述交互信息記錄到預(yù)設(shè)內(nèi)存空間中，以供分析所述PCIE設(shè)備的錯(cuò)誤發(fā)生原因。

由以上技術(shù)方案可見，本申請(qǐng)通過可編程邏輯器件將統(tǒng)計(jì)的交互信息記錄到預(yù)設(shè)內(nèi)存空間中，后續(xù)當(dāng)需要分析PCIE設(shè)備的錯(cuò)誤發(fā)生原因時(shí)，提取并分析預(yù)設(shè)內(nèi)存空間中的交互信息即可。

為了便于理解，下面結(jié)合圖4-6，針對(duì)主控板CPU和單板中可編程邏輯器件之間的交互過程，對(duì)本申請(qǐng)的技術(shù)方案進(jìn)行詳細(xì)說明。請(qǐng)參見圖4，圖4是本申請(qǐng)一示例性實(shí)施例的記錄PCIE設(shè)備錯(cuò)誤信息的方法的流程圖。該方法可以包括以下步驟：

步驟401，主控板CPU檢測(cè)到產(chǎn)生緩存錯(cuò)誤的信息(cache error)。

在本實(shí)施例中，當(dāng)單板中的PCIE設(shè)備發(fā)生錯(cuò)誤(例如溫度過高、PCIE鏈路不穩(wěn)定)時(shí)，主控板上的CPU內(nèi)部寄存器就會(huì)產(chǎn)生緩存錯(cuò)誤的信息。

步驟402，斷開PCIE總線。

在一實(shí)施例中，框式設(shè)備的結(jié)構(gòu)可以為圖5所示的結(jié)構(gòu)。請(qǐng)參見圖5，框式設(shè)備包含主控板和單板，主控板上配置有CPU，可編程邏輯器件以及預(yù)配置的內(nèi)存空間(例如可以是FLASH)，單板上配置有PCIE設(shè)備(例如可以是交換芯片)和傳統(tǒng)PCIE橋片，其中，可編程邏輯器件可以是FPGA(Field－Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)，也可以是其他任意除具有交換數(shù)據(jù)功能外，還具有處理數(shù)據(jù)功能的可編程邏輯器件。主控板CPU通過PCIE總線與交換芯片傳輸報(bào)文，其中，PCIE總線被分為第一線路PCIE1、第二線路PCIE2、第三線路PCIE3三部分。當(dāng)單板中的交換芯片發(fā)生錯(cuò)誤(例如溫度過高、PCIE鏈路不穩(wěn)定)時(shí)，主控板CPU內(nèi)部寄存器會(huì)產(chǎn)生緩存錯(cuò)誤的信息(cache error)，當(dāng)主控板CPU檢測(cè)到產(chǎn)生緩存錯(cuò)誤的信息時(shí)，斷開PCIE總線中的PCIE2，以阻止主控板CPU與交換芯片繼續(xù)傳輸報(bào)文。

在另一實(shí)施例中，框式設(shè)備的結(jié)構(gòu)還可以為圖6所示的結(jié)構(gòu)。請(qǐng)參見圖6，框式設(shè)備包含主控板和單板，主控板上配置有CPU和傳統(tǒng)PCIE橋片，單板上配置有可編程邏輯器件，預(yù)配置的內(nèi)存空間(例如可以是FLASH)以及PCIE設(shè)備(例如可以是交換芯片)。其中，同樣的，可編程邏輯器件可以是FPGA，也可以是其他任意除具有交換數(shù)據(jù)功能外，還具有處理數(shù)據(jù)功能的可編程邏輯器件。主控板CPU通過PCIE總線與交換芯片傳輸報(bào)文，其中，PCIE總線被分為第一線路PCIE1、第二線路PCIE2、第三線路PCIE3三部分。主控板通過區(qū)別于PCIE總線的預(yù)配置的線路(例如可以是local bus)與FPGA連接。當(dāng)單板中的交換芯片發(fā)生錯(cuò)誤時(shí)，主控板CPU內(nèi)部寄存器會(huì)產(chǎn)生緩存錯(cuò)誤的信息，當(dāng)主控板CPU檢測(cè)到產(chǎn)生緩存錯(cuò)誤的信息時(shí)，斷開PCIE總線中的PCIE2，以阻止主控板CPU與交換芯片繼續(xù)傳輸報(bào)文。

步驟403，主控板CPU向FPGA下發(fā)記錄指令。

在本實(shí)施例中，承接于圖5所示的結(jié)構(gòu)，在斷開PCIE2之后，主控板CPU通過PCIE1向FPGA下發(fā)記錄指令。承接于圖6所示的結(jié)構(gòu)，在斷開PCIE2之后，主控板CPU通過local bus向FPGA下發(fā)記錄指令。

步驟404，F(xiàn)PGA將統(tǒng)計(jì)的交互信息記錄到FLASH中。

在本實(shí)施例中，F(xiàn)PGA相對(duì)于傳統(tǒng)PCIE橋片，除具有交換數(shù)據(jù)的功能外，還具有處理數(shù)據(jù)功能。由于FPGA被裝配在PCIE總線上，主控板CPU與交換芯片傳輸?shù)乃袌?bào)文，F(xiàn)PGA都可以將該傳輸?shù)乃袌?bào)文的相關(guān)信息(即交互信息)統(tǒng)計(jì)下來。而由于在步驟402中，斷開了PCIE總線，主控CPU與交換芯片之間不再傳輸報(bào)文，所以FPGA統(tǒng)計(jì)交互信息不會(huì)受到與本次交換芯片發(fā)生錯(cuò)誤無關(guān)的報(bào)文信息的干擾。當(dāng)FPGA接收到主控板CPU下發(fā)的記錄指令時(shí)，將該交互信息記錄到FLASH中，以供后續(xù)相關(guān)技術(shù)人員分析交換芯片的錯(cuò)誤發(fā)生原因。

步驟405，主控板CPU檢測(cè)到交互信息記錄完畢。

步驟406，主控板CPU對(duì)單板進(jìn)行熱插拔操作。

在本實(shí)施例中，承接于圖5所示的結(jié)構(gòu)，主控板CPU通過PCIE1，監(jiān)控FPGA記錄交互信息的情況，當(dāng)檢測(cè)到FPGA已經(jīng)記錄完交互信息時(shí)，對(duì)單板進(jìn)行熱插拔操作，以使得該單板上的PCIE設(shè)備繼續(xù)正常工作；承接于圖6所示的結(jié)構(gòu)，主控板CPU通過local bus，監(jiān)控FPGA記錄交互信息的情況，當(dāng)檢測(cè)到FPGA已經(jīng)記錄完交互信息時(shí)，對(duì)單板進(jìn)行熱插拔操作，以使得該單板上的PCIE設(shè)備繼續(xù)正常工作。

由以上技術(shù)方案可見，本申請(qǐng)通過可編程邏輯器件將統(tǒng)計(jì)的交互信息記錄到預(yù)設(shè)內(nèi)存空間中，后續(xù)當(dāng)相關(guān)技術(shù)人員需要分析PCIE設(shè)備的錯(cuò)誤發(fā)生原因時(shí)，提取并分析預(yù)設(shè)內(nèi)存空間中的交互信息即可。

圖7示出了根據(jù)本申請(qǐng)的一示例性實(shí)施例的基于主控板的CPU側(cè)電子設(shè)備的示意結(jié)構(gòu)圖。請(qǐng)參考圖7，在硬件層面，該電子設(shè)備包括處理器702、內(nèi)部總線704、網(wǎng)絡(luò)接口706、內(nèi)存708以及非易失性存儲(chǔ)器710，當(dāng)然還可能包括其他業(yè)務(wù)所需要的硬件。處理器702從非易失性存儲(chǔ)器710中讀取對(duì)應(yīng)的計(jì)算機(jī)程序到內(nèi)存702中然后運(yùn)行，在邏輯層面上形成記錄PCIE設(shè)備錯(cuò)誤信息的裝置。當(dāng)然，除了軟件實(shí)現(xiàn)方式之外，本申請(qǐng)并不排除其他實(shí)現(xiàn)方式，比如邏輯器件抑或軟硬件結(jié)合的方式等等，也就是說以下處理流程的執(zhí)行主體并不限定于各個(gè)邏輯單元，也可以是硬件或邏輯器件。

請(qǐng)參考圖8，在軟件實(shí)施方式中，該記錄PCIE設(shè)備錯(cuò)誤信息的裝置可以包括下發(fā)單元801。其中：

下發(fā)單元801，當(dāng)由所述PCIE設(shè)備發(fā)生錯(cuò)誤導(dǎo)致所述CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)，向預(yù)配置的可編程邏輯器件下發(fā)記錄指令，以使得所述可編程邏輯器件將統(tǒng)計(jì)的交互信息記錄到預(yù)設(shè)內(nèi)存空間中，以供分析所述PCIE設(shè)備的錯(cuò)誤發(fā)生原因；

其中，所述交互信息為所述CPU與所述PCIE設(shè)備之間傳輸?shù)膱?bào)文的相關(guān)信息。

可選的，還包括：

控制單元802，當(dāng)檢測(cè)到所述CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)，斷開所述PCIE總線。

可選的，還包括：

處理單元803，當(dāng)所述可編程邏輯器件記錄完所述交互信息時(shí)，對(duì)所述單板進(jìn)行熱插拔操作，以使得所述PCIE設(shè)備繼續(xù)正常工作。

可選的，所述可編程邏輯器件被裝配在所述PCIE總線上，且位于所述主控板側(cè)。

可選的，所述可編程邏輯器件被裝配在所述PCIE總線上，且位于所述單板側(cè)，所述下發(fā)單元801具體用于：

通過預(yù)配置的線路，向所述可編程邏輯器件下發(fā)所述記錄指令，其中，所述預(yù)配置的線路區(qū)別于所述PCIE總線。

圖9示出了根據(jù)本申請(qǐng)的一示例性實(shí)施例的基于單板側(cè)電子設(shè)備的示意結(jié)構(gòu)圖。請(qǐng)參考圖9，在硬件層面，該電子設(shè)備包括處理器902、內(nèi)部總線904、網(wǎng)絡(luò)接口906、內(nèi)存908以及非易失性存儲(chǔ)器910，當(dāng)然還可能包括其他業(yè)務(wù)所需要的硬件。處理器902從非易失性存儲(chǔ)器910中讀取對(duì)應(yīng)的計(jì)算機(jī)程序到內(nèi)存902中然后運(yùn)行，在邏輯層面上形成記錄PCIE設(shè)備錯(cuò)誤信息的裝置。當(dāng)然，除了軟件實(shí)現(xiàn)方式之外，本申請(qǐng)并不排除其他實(shí)現(xiàn)方式，比如邏輯器件抑或軟硬件結(jié)合的方式等等，也就是說以下處理流程的執(zhí)行主體并不限定于各個(gè)邏輯單元，也可以是硬件或邏輯器件。

請(qǐng)參考圖10，在軟件實(shí)施方式中，該移動(dòng)存儲(chǔ)設(shè)備的管控裝置可以包括接收單元1001和記錄單元1002。其中：

接收單元1001，所述可編程邏輯器件通過預(yù)配置的線路接收所述CPU下發(fā)的記錄指令，所述記錄指令是在由所述PCIE設(shè)備發(fā)生錯(cuò)誤導(dǎo)致所述CPU產(chǎn)生緩存錯(cuò)誤的信息時(shí)下發(fā)的；

記錄單元1002，所述可編程邏輯器件根據(jù)所述記錄指令，將統(tǒng)計(jì)的所述交互信息記錄到預(yù)設(shè)內(nèi)存空間中，以供分析所述PCIE設(shè)備的錯(cuò)誤發(fā)生原因。

上述裝置中各個(gè)單元的功能和作用的實(shí)現(xiàn)過程具體詳見上述方法中對(duì)應(yīng)步驟的實(shí)現(xiàn)過程，在此不再贅述。

對(duì)于裝置實(shí)施例而言，由于其基本對(duì)應(yīng)于方法實(shí)施例，所以相關(guān)之處參見方法實(shí)施例的部分說明即可。以上所描述的裝置實(shí)施例僅僅是示意性的，其中所述作為分離部件說明的單元可以是或者也可以不是物理上分開的，作為單元顯示的部件可以是或者也可以不是物理單元，即可以位于一個(gè)地方，或者也可以分布到多個(gè)網(wǎng)絡(luò)單元上?？梢愿鶕?jù)實(shí)際的需要選擇其中的部分或者全部模塊來實(shí)現(xiàn)本申請(qǐng)方案的目的。本領(lǐng)域普通技術(shù)人員在不付出創(chuàng)造性勞動(dòng)的情況下，即可以理解并實(shí)施。

以上所述僅為本申請(qǐng)的較佳實(shí)施例而已，并不用以限制本申請(qǐng)，凡在本申請(qǐng)的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本申請(qǐng)保護(hù)的范圍之內(nèi)。