本發(fā)明涉及一種應(yīng)用于風(fēng)力發(fā)電變流器的dsp上電復(fù)位控制方法。

背景技術(shù)：

dsp芯片，也稱數(shù)字信號處理器，是一種特別適合于進(jìn)行數(shù)字信號處理運(yùn)算的微處理器，其主要應(yīng)用是實(shí)時(shí)快速地實(shí)現(xiàn)各種數(shù)字信號處理算法，目前風(fēng)力發(fā)電中的變流器絕大部分都是采用的dsp芯片作為處理器。

cpld(complexprogrammablelogicdevice)復(fù)雜可編程邏輯器件,主要是由可編程邏輯宏單元(mc，macrocell)圍繞中心的可編程互連矩陣單元組成，具有延時(shí)可預(yù)測，速度快以及可編輯的特性，目前風(fēng)力發(fā)電變流器中絕大部分都采用cpld作為協(xié)處理器。

風(fēng)能作為一種清潔的可再生能源，在我國的電力系統(tǒng)中所占的比例逐年提高，變流器作為風(fēng)力發(fā)電電控系統(tǒng)的核心部件，得到了廣泛的應(yīng)用，因?yàn)轱L(fēng)力發(fā)電機(jī)組一般都安裝在地處偏遠(yuǎn)，風(fēng)資源豐富的地區(qū)，并且機(jī)組與機(jī)組之間的距離也非常遠(yuǎn)，因此當(dāng)機(jī)組由于一些原因掉電之后再上電時(shí)，有部分變流器的dsp芯片會由于復(fù)位不充分導(dǎo)致上電之后程序不運(yùn)行?，F(xiàn)有解決的dsp上電復(fù)位的方法是上電后進(jìn)行人工手動復(fù)位，這種方法耗費(fèi)人力成本較多，不適用于風(fēng)力發(fā)電的運(yùn)行環(huán)境；還有一種方法是設(shè)計(jì)專門的監(jiān)測電路，當(dāng)監(jiān)測到dsp上電程序不運(yùn)行后，通過復(fù)位電路重新給dsp芯片復(fù)位，使其運(yùn)行，這種方法成本較高，結(jié)構(gòu)復(fù)雜，并且更新程序時(shí)需要將該部分電路人工停止使用，非常復(fù)雜。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有變流器的dsp上電過程由于復(fù)位不充分原因造成的程序不運(yùn)行的缺點(diǎn)，提出一種變流器dsp上電復(fù)位控制方法。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是：

本發(fā)明變流器dsp上電復(fù)位控制方法基于如下電路實(shí)現(xiàn)。該電路包含雙處理器監(jiān)控芯片u1、cpld芯片u2和dsp芯片u3。雙處理器監(jiān)控芯片u1的作用是監(jiān)控1.9v電源變化，產(chǎn)生復(fù)位信號rst，cpld芯片u2的作用是接收復(fù)位信號以及時(shí)鐘信號，進(jìn)行算法運(yùn)算,dsp芯片u3的作用是產(chǎn)生時(shí)鐘信號以及接收復(fù)位信號產(chǎn)生復(fù)位動作。處理雙處理器監(jiān)控芯片u1與cpld芯片u2連接，cpld芯片u2和dsp芯片u3連接。

本發(fā)明變流器dsp上電復(fù)位控制方法包括如下步驟：

1、當(dāng)變流器開始上電，供電的1.9v電源開始從0v上升。當(dāng)雙處理器監(jiān)控芯片u1檢測到1.9v的電源電壓值達(dá)到1.68v前，雙處理器監(jiān)控芯片u1發(fā)出低電平信號給cpld芯片u2，cpld芯片u2通過邏輯算法發(fā)出低電平信號給dsp芯片u3，保持dsp芯片u3處于復(fù)位狀態(tài)；當(dāng)雙處理器監(jiān)控芯片u1檢測到1.9v的電源電壓達(dá)到1.68v之后，雙處理器監(jiān)控芯片u1延遲200ms，發(fā)出的信號從低電平翻轉(zhuǎn)為高電平；

2、cpld芯片u2內(nèi)部分配一個(gè)7位寄存器qs和一個(gè)2位寄存器hs，cpld芯片u2檢測到雙處理器監(jiān)控芯片u1發(fā)出的信號從低電平翻轉(zhuǎn)為高電平之后，開始采集dsp芯片u3發(fā)出的clk信號，同時(shí)將7位寄存器qs和2位寄存器hs清零，從接收到第一個(gè)clk信號上升沿開始，2位寄存器hs置位“01”，此時(shí)將dsp芯片u3的復(fù)位信號置位為1；

3、當(dāng)接cpld芯片u2收到clk信號的第二個(gè)上升沿時(shí)，7位寄存器qs置位“0000010”，依次類推，當(dāng)7位寄存器qs數(shù)值為“1000000”時(shí)，將dsp芯片u3的復(fù)位信號置位為0；

4、當(dāng)7位寄存器qs數(shù)值為“1111111”時(shí)，將dsp芯片的復(fù)位信號置位為1，同時(shí)將2位寄存器hs置位為“01”，cpld芯片u2算法檢測到2位寄存器hs不為1時(shí)，跳出復(fù)位算法，將雙處理器監(jiān)控芯片u1的復(fù)位信號的值直接賦給dsp芯片(u3)的復(fù)位信號。

本發(fā)明采用的變流器dsp上電方法與現(xiàn)有技術(shù)比較具有以下的有益效果：

1、結(jié)構(gòu)簡單，所需要的信號只有復(fù)位信號和時(shí)鐘信號，需要的電路都是已有電路。

2、響應(yīng)速度快，能夠在us級別對于dsp芯片進(jìn)行第二次復(fù)位，有效避免程序運(yùn)行，誤報(bào)故障。

3、成本低，算法放在cpld中，不需要額外處理器，無需增加額外的電路。

附圖說明

圖1本發(fā)明的電路簡圖；

圖2本發(fā)明的邏輯流程圖；

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施方式對本發(fā)明進(jìn)一步說明。

如圖1所示，本發(fā)明基于如下電路實(shí)現(xiàn)，該電路包括：雙處理器監(jiān)控芯片u1、cpld芯片u2和dsp芯片u3，雙處理器監(jiān)控芯片u1的2引腳為監(jiān)控1.9v電壓功能，5引腳為rst復(fù)位信號產(chǎn)生引腳；cpld芯片u2的137引腳為rst復(fù)位信號接收引腳，142引腳為xrst復(fù)位信號發(fā)送引腳，31引腳為時(shí)鐘信號clk接收引腳；dsp芯片u3的80引腳為xrst復(fù)位信號接收引腳，138引腳為時(shí)鐘信號clk發(fā)送引腳。雙處理器監(jiān)控芯片u1的的2引腳與1.9v電壓鏈接，5引腳cpld芯片u2的137引腳相連接，cpld芯片u2的142引腳與dsp芯片u3的80引腳相連接，dsp芯片u3的138引腳與cpld芯片u2的31引腳相連接。

如圖2所示，本發(fā)明變流器dsp上電復(fù)位控制方法包括如下步驟：

1、當(dāng)變流器開始上電，供電的1.9v電源開始從0v上升。當(dāng)雙處理器監(jiān)控芯片u1的2引腳檢測到1.9v的電源電壓值達(dá)到1.68v前，雙處理器監(jiān)控芯片u1的5引腳發(fā)出低電平信號給cpld芯片u2的137引腳，cpld芯片u2通過邏輯算法發(fā)出低電平信號通過142引腳給dsp芯片u3的80引腳，保持dsp芯片u3處于復(fù)位狀態(tài)；當(dāng)雙處理器監(jiān)控芯片u1的2引腳檢測到1.9v的電源電壓達(dá)到1.68v之后，雙處理器監(jiān)控芯片u1延遲200ms從5引腳發(fā)出的信號從低電平翻轉(zhuǎn)為高電平；

2、cpld芯片u2內(nèi)部分配一個(gè)7位寄存器qs和一個(gè)2位寄存器hs，cpld芯片u2的137引腳檢測到雙處理器監(jiān)控芯片u1的5引腳發(fā)出的rst信號由低電平翻轉(zhuǎn)為高電平之后，開始通過cpld芯片u2的31引腳采集dsp芯片u3的138引腳發(fā)出的clk信號，同時(shí)將7位寄存器qs和2位寄存器hs清零，從接收到第一個(gè)clk信號上升沿開始，2位寄存器hs置位“01”，此時(shí)將dsp芯片u3的80引腳復(fù)位信號xrst置位為1；

3、當(dāng)接cpld芯片u2的31引腳收到clk信號的第二個(gè)上升沿時(shí)，qs寄存器置位“0000010”，依次類推，當(dāng)qs寄存器數(shù)值為“1000000”時(shí)，將dsp芯片u3的80引腳復(fù)位信號xrst置位為0；

4、當(dāng)qs寄存器數(shù)值為“1111111”時(shí)，將dsp芯片u3的80引腳復(fù)位信號xrst置位為1，同時(shí)將2位寄存器hs置位為“01”，cpld芯片u2算法檢測到2位寄存器hs不為1時(shí)，跳出復(fù)位算法，將雙處理器監(jiān)控芯片u1的5引腳復(fù)位信號rst的值直接賦給dsp芯片u3的80引腳復(fù)位信號xrst。

技術(shù)特征：

技術(shù)總結(jié)
一種變流器DSP上電復(fù)位控制方法，雙處理器監(jiān)控芯片U1與CPLD芯片U2連接，CPLD芯片U2與DSP芯片U3連接，在變流器上電之后，當(dāng)1.9V電源電壓未達(dá)到1.68V時(shí)，雙處理器監(jiān)控芯片U1產(chǎn)生低電平，CPLD芯片U2采集通過邏輯算法將雙處理器監(jiān)控芯片U1的狀態(tài)賦值給DSP芯片U3使得DSP芯U3片處于復(fù)位狀態(tài)；當(dāng)1.9V電源電壓達(dá)到1.68V時(shí)，雙處理器監(jiān)控芯片U1延遲200ms，翻轉(zhuǎn)為高電平，CPLD芯片U2根據(jù)采集的上升沿和DSP芯片U3提供的低速時(shí)鐘信號CLK來進(jìn)行脈沖計(jì)數(shù)算法來產(chǎn)生1個(gè)高電平為21us，低電平為34us的復(fù)位脈沖，復(fù)位脈沖通過CPLD芯片U2輸出給DSP芯片U3來給DSP芯片U3復(fù)位1次，復(fù)位完成之后CPLD芯片U2將雙處理監(jiān)控芯片U1的電平狀態(tài)賦值給DSP芯片U3。

技術(shù)研發(fā)人員：陳立權(quán);張健;趙懿;林資旭;李海東
受保護(hù)的技術(shù)使用者：科諾偉業(yè)風(fēng)能設(shè)備（北京）有限公司;北京科諾偉業(yè)科技股份有限公司;保定科諾偉業(yè)控制設(shè)備有限公司
技術(shù)研發(fā)日：2016.11.25
技術(shù)公布日：2017.07.07