本申請要求于2016年5月4日提交的法國專利申請第16/54080號的優(yōu)先權(quán)權(quán)益，在法律允許的最大程度上，通過引用將其內(nèi)容整體結(jié)合于此。

本公開總體上涉及電子電路，并且更特別地，涉及在電路或電子設備中可用的電路或電子功能。本說明書的電子電路和功能的應用的示例為隨機數(shù)發(fā)生器的形成。另一個應用的示例為物理不可克隆功能(puf)的形成，例如，以生成唯一標識符或唯一加密密鑰。本公開更特別地涉及諸如加密、身份驗證等的安全應用中的隨機數(shù)發(fā)生器。

背景技術(shù)：

在很多應用中，例如微控制器的中央處理單元(cpu)的處理單元使用隨機生成的數(shù)。

隨機數(shù)生成電路使用除了隨機數(shù)生成還可能具有其他應用的各種電路或子集。尤其地，隨機數(shù)發(fā)生器使用振蕩器、多路復用器等類型的電路，雖然它們在隨機數(shù)生成上特別有利，但是它們并不局限于這樣的應用。

本發(fā)明所應用于的數(shù)發(fā)生器是基于彼此回送的延遲線路的使用。

需要改善隨機數(shù)發(fā)生器或提供物理不可克隆功能的電路。

更通常地，需要改善不僅在隨機或可再生數(shù)生成應用中可用、而且在其中形成類似問題的其他應用中也可用的邏輯電子功能。

技術(shù)實現(xiàn)要素：

一個實施例克服用于生成隨機數(shù)或針對唯一標識符、加密密鑰等的物理功能的常用技術(shù)方案的全部或部分的缺點。

根據(jù)本公開的一個方面的一個實施例提供了電路，該電路具有可以被建模的行為，以便為了隨機數(shù)或不可克隆數(shù)生成的目的，形成多個振蕩的生成。

根據(jù)該方面的一個實施例提供了具有可以被驗證的行為的發(fā)生器。

根據(jù)該方面的一個實施例提供了與給定電子技術(shù)的標準單元的使用兼容的解決方案。

根據(jù)本公開的另一個方面的一個實施例提供了對稱的多路復用器結(jié)構(gòu)，即該對稱的多路復用器結(jié)構(gòu)具有進行上升沿和進行下降沿的在時間上類似的行為。

根據(jù)該另一個方面的一個實施例提供了與常用多路復用器結(jié)構(gòu)兼容的多路復用器結(jié)構(gòu)。

根據(jù)本公開的又一個方面的一個實施例提供了噪聲信號狀態(tài)切換(振蕩)的計數(shù)器。

根據(jù)該又一個方面的一個實施例提供了更特別地適于對振蕩發(fā)生器的計數(shù)的解決方案。

因此，第一方面的一個實施例提供了用于生成多個振蕩的電路，包括：

第一支路，包括在上升沿和下降沿上引入對稱延遲的至少一個延遲線路，和在上升沿和下降沿上引入不同延遲的至少一個不對稱延遲元件；

第二支路，回送到所述第一支路，且包括在上升沿和下降沿上引入對稱延遲的至少一個延遲線路。

根據(jù)該第一方面的一個實施例，第二支路進一步包括在上升沿和下降沿上引入不同延遲的至少一個不對稱延遲元件。

根據(jù)該第一方面的一個實施例，將支路的相應輸出與控制信號進行組合的nand型門被插入在每個支路的相應輸出和另一個支路的輸入之間。

根據(jù)該第一方面的一個實施例，由邏輯元件形成延遲線路，導致具有相同的上升和下降時間的單輸入非反相功能。

根據(jù)該第一方面的一個實施例，延遲元件由非反相邏輯電路形成。

根據(jù)該第一方面的一個實施例，每個延遲元件均由邏輯功能形成，該邏輯功能可以被降低為只依賴于單個輸入且具有不同的上升和下降時間的非反相功能。

根據(jù)該第一方面的一個實施例，支路還包括在上升沿和下降沿上引入對稱延遲的第二延遲線路，并且第二延遲線路并聯(lián)連接在有關支路的延遲元件上。

一個實施例還提供了數(shù)發(fā)生器，其包括：

用于生成多個振蕩的至少一個電路；以及

由所述電路生成的振蕩的數(shù)目的至少一個計數(shù)器。

根據(jù)一個實施例，所述電路被配置用于生成振蕩的隨機數(shù)。

一個實施例還提供了電子設備，該電子設備包括被配置用于生成可再生數(shù)的至少一個數(shù)發(fā)生器。

第二方面的一個實施例提供了邏輯二對一多路復用器，其包括：

兩個輸入端子；

一個輸出端子；

控制端子；以及

四的倍數(shù)個串聯(lián)連接的二對一多路復用器，第一多路復用器的輸入連接到輸入端子，最后一個單元多路復用器的輸出連接到輸出端子，并且其他多路復用器的相應輸入互相連接到串聯(lián)聯(lián)接中的前一個多路復用器的輸出，一半的多路復用器相對于另一半的多路復用器被相反地控制。

根據(jù)該第二個方面的一個實施例，多路復用器為反相多路復用器。

根據(jù)該第二個方面的一個實施例，所有多路復用器都是相同的。

根據(jù)該第二個方面的一個實施例，一半的多路復用器的控制輸入連接到所述控制端子。

根據(jù)該第二個方面的一個實施例，另一半的多路復用器的控制輸入連接到具有連接到所述控制端子的輸入的多路復用器的輸出。

一個實施例還提供了四對一多路復用器，其包括三個二對一邏輯多路復用器。

一個實施例還提供了數(shù)生成電路，其包括至少一個如上所述的多路復用器。

第三方面的一個實施例提供了電路，該電路用于計數(shù)由具有至少兩個反相脈沖信號供應端子的電路提供的脈沖，該電路包括：

提供第一計數(shù)的第一脈沖信號的脈沖的第一計數(shù)器；

提供第二計數(shù)的第二脈沖信號的脈沖的第二計數(shù)器；以及

用于選擇計數(shù)之一的元件。

根據(jù)該第三方面的一個實施例，選擇元件除了接收計數(shù)器提供的計數(shù)外，還接收所述脈沖信號。

根據(jù)該第三方面的一個實施例，選擇元件將脈沖信號之一的脈沖的消失考慮在內(nèi)。

根據(jù)該第三方面的一個實施例，被選擇的計數(shù)為具有首先停止的脈沖信號的計數(shù)器的計數(shù)。

根據(jù)該第三方面的一個實施例，被選擇的計數(shù)為具有最后停止的脈沖信號的計數(shù)器的計數(shù)。

根據(jù)該第三方面的一個實施例，被選擇的計數(shù)為：

如果兩個計數(shù)具有相同的奇偶性，則為具有最高計數(shù)的計數(shù)器的計數(shù)；或

如果計數(shù)器的計數(shù)為偶數(shù)，則為具有最高計數(shù)的計數(shù)器的計數(shù)，并且如果計數(shù)為奇數(shù)，則為具有最低計數(shù)的計數(shù)器的計數(shù)。

根據(jù)該第三方面的一個實施例，選擇電路提供被選擇的計數(shù)的最低有效位。

根據(jù)該第三方面的一個實施例，脈沖由振蕩發(fā)生器的彼此回送的兩個延遲線路來提供。

根據(jù)該第三方面的一個實施例，脈沖計數(shù)電路進一步包括在每個計數(shù)器的上游的脈沖成形電路。

根據(jù)該第三方面的一個實施例，成形電路包括觸發(fā)器，該觸發(fā)器具有在穿過延遲元件后回送到初始或重置(rn)輸入的輸出。

根據(jù)該第三方面的一個實施例，通過延遲元件引入的延遲大于觸發(fā)器將脈沖考慮在內(nèi)的最小時間。

一個實施例還提供了數(shù)生成電路，其包括至少一個脈沖計數(shù)電路。

在下面結(jié)合附圖對特定實施例的非限制性描述中，將詳細討論前述以及其他特征和優(yōu)點。

附圖說明

圖1以框圖的形式示意地示出了所描述的實施例應用到的類型的電子電路的實施例；

圖2示出了用于隨機數(shù)或不可克隆數(shù)的發(fā)生器的用于產(chǎn)生多個振蕩的電路的示例；

圖3a、3b、3c、3d和3e以時序圖的形式圖示了多個振蕩的發(fā)生器的操作的新解釋；

圖4示出了振蕩發(fā)生器的實施例；

圖5以框圖的形式示意地示出了多個振蕩的發(fā)生器的備選實施例；

圖6示意地示出了用于多個振蕩的發(fā)生器的延遲線路的實施例；

圖7示意地示出了二對一的對稱的多路復用器電路的實施例；

圖8示出了四對一的對稱多路復用器的實施例；

圖9示出了基于多個振蕩的發(fā)生器的隨機數(shù)發(fā)生器的實施例；

圖10示出了脈沖信號成形電路的實施例；以及

圖11a、11b、11c和11d以時序圖的形式圖示了圖10的成形電路的操作。

具體實施方式

在不同附圖中，使用相同的附圖標記指定相同元件。尤其是，不同實施例共有的結(jié)構(gòu)和/或功能元件可以使用相同的附圖標記來指定，并且可以具有相同的結(jié)構(gòu)、尺寸和材料性質(zhì)。為了清楚，僅僅對于所述實施例的理解有用的那些步驟和元件被示出和將詳細描述。尤其是，沒有詳細描述集成了所描述的發(fā)生器的電路的應用和生成的數(shù)(隨機或不可克隆的)的使用，所描述的實施例與當前使用和應用兼容。任意地，邏輯信號的高狀態(tài)被設為1，并且其低狀態(tài)被設為0。當提及術(shù)語“大約”、“近似”或“量級”時，這意味著在10％內(nèi)，優(yōu)選在5％內(nèi)。

本公開的數(shù)發(fā)生器聯(lián)系振蕩的隨機數(shù)的發(fā)生器的示例被描述在下文中。然而，除非另有規(guī)定，之后所描述的全部內(nèi)容適用于多個振蕩的發(fā)生器以用于不可克隆物理功能。

圖1非常示意地示出了將要描述的實施例應用到的類型的電子電路1。

電路1包括：

計算或處理實體12(pu)，例如狀態(tài)機、微處理器、可編程邏輯電路等；

一個或多個易失性和/或非易失性存儲區(qū)域14(mem)，用于存儲所有或部分的數(shù)據(jù)和密鑰；

一個或多個實現(xiàn)與電路1所旨在的應用有關的各種功能(fct)的電路16，例如密碼處理器、生物識別傳感器控制電路等；

一個或多個在電路1內(nèi)部的不同元件之間的數(shù)據(jù)、地址和/或控制總線17，和用于與電路1的外部通信的輸入-輸出接口19(i/o)；以及

一個或多個隨機數(shù)發(fā)生電路2(rng)。

圖2示出了用于隨機數(shù)發(fā)生器的多個振蕩的常用發(fā)生器10的電氣圖的示例。

發(fā)生器10基于彼此回送的兩條延遲線路，每條延遲線路由串聯(lián)連接的延遲元件形成，每個延遲元件以與其輸入相同的狀態(tài)(1或0)返回信號。每個鏈的延遲元件的數(shù)目可以是不同的或相同的。在所示的示例中，第一線路11包括在第一nand型邏輯門13的輸出端子131和第二nand型邏輯門15的第一輸入端子153之間的四個串聯(lián)連接的延遲元件111、112、113和114。第二線路17包括在第二門15的輸出端子151和第一門13的第一輸入133之間的三個串聯(lián)連接的延遲元件171、172和173。邏輯門13和15的相應的第二輸入135和155形成旨在于接收相同的控制信號ctrl(用于啟動數(shù)的生成)的輸入端子。例如在第一線路的輸出上，即在門15的第一輸入153上，調(diào)節(jié)隨機數(shù)的振蕩的數(shù)目被采樣。作為變體，在門13的輸入133上、在門13的輸出131處、或在門15的輸出151處對振蕩的數(shù)目進行采樣。

由兩條線路引入的延遲之間的差異調(diào)節(jié)出現(xiàn)在端子133和153處的信號的占空比。

從理論上來說，只要信號ctrl在狀態(tài)1，圖2的發(fā)生器就會以占空比無限地振蕩。事實上，在沒有噪聲但是延遲元件(邏輯門)具有不同延遲(這最終使占空比完全變形以停止振蕩器)的情況下，發(fā)生器最終在固定數(shù)目的振蕩之后停止。在噪聲(抖動)存在的情況下，發(fā)生器最終停止，但是在具有可變值的振蕩數(shù)目之后停止。因此，發(fā)生器停止的事實本身不是問題，相反地，但問題是不能確定在哪個值(什么數(shù)目的振蕩)附近它會停止。實際上，為了隨機數(shù)發(fā)生器正確操作，它必須累積足夠的噪聲，從而足夠數(shù)目的振蕩，以便在計數(shù)器停止時，振蕩的數(shù)目的計數(shù)的結(jié)果在它的最低有效位或振蕩計數(shù)器的幾個(小于十)最低有效位的水平上提供足夠的隨機性。

上述實施例形成對多個振蕩的發(fā)生器的行為的新分析。

特別地，發(fā)明人已經(jīng)觀察到，可能將多個振蕩的發(fā)生器的行為與形成它的元件的固有可量化參數(shù)相關聯(lián)。

圖3a、3b、3c、3d和3e在時序圖中示出了圖2的電路的理論操作。圖3a示出了信號ctrl的形狀的示例。圖3b示出了出現(xiàn)在門13的輸出131上的信號的形狀的對應示例。圖3c示出了出現(xiàn)在第二線路的輸出(門13的輸入133)上的信號的形狀的對應示例。圖3d示出了出現(xiàn)在門15的輸出151上的信號的形狀的對應示例。圖3e示出了出現(xiàn)在第一線路的輸出(門15的輸入153)上的信號的形狀的對應示例。

由每個門和每個延遲元件引入的延遲被假定為具有對于所有元件和門均相同的值tdu。

當信號ctrl處于狀態(tài)0時，輸出131和151總是處于狀態(tài)1.因此，線路17和11的輸出133和153在狀態(tài)1是穩(wěn)定的。

在時間t30，信號ctrl切換到狀態(tài)1以啟動生成。在延遲tdu之后，輸出131和151在時間t31切換到狀態(tài)0。線路13和15在出現(xiàn)在端子131和151處的信號的上升沿和下降沿上分別引入4*tdu和3*tdu的延遲。因此，信號133在時間t31之后3*tdu的時間t32切換到狀態(tài)1，并且信號153在時間t31之后4*tdu的時間t33切換到狀態(tài)1。

信號131和151然后在分別相對于時間t32和t33的延遲tdu的情況下切換到狀態(tài)1，以此類推。

當振蕩停止時，優(yōu)選地在輸出153(或133)處的采樣振蕩的數(shù)目是隨機的。

應當注意，這種振蕩數(shù)目可以在環(huán)路的任何點處進行計數(shù)。

發(fā)明人認為，除了相位噪聲之外，導致停止發(fā)生器的因素之一特別地源自信號的上升時間和下降時間之間的不平衡，即，在延遲元件或者門從狀態(tài)1切換到狀態(tài)0與從狀態(tài)0切換到狀態(tài)1所用的時間之間的不平衡。實際上，發(fā)生器的支路(延遲線路加上nand門)的上升時間和下降時間之間的延遲導致存在狀態(tài)的持續(xù)時間變得比由延遲線路的元件引入的延遲短的時間。

問題是，該“時間”是線路中的延遲元件的數(shù)目的函數(shù)(時間偏移的累積)。然而，將期望的是，發(fā)生器在其結(jié)束時停止的持續(xù)時間是可控制的，以便在設計新電路時能夠確保在發(fā)生器停止之前的振蕩數(shù)目是足夠的。

采用與圖2的示例中相同的符號，以下符號將會被使用：

t1n，輸出131的信號的第n個邊沿(上升或下降)的時間；

t2n，輸出151的信號的第n個邊沿(上升或下降)的時間；

l1n，輸出131的信號的第n個低電平的持續(xù)時間(該持續(xù)時間與由第二線路17加上第一門13引入的延遲相關)；

h2n，輸出151的信號的第n個高電平的持續(xù)時間(該持續(xù)時間與由第一線路11加上第二門15引入的延遲相關)；

tr1和tf1，相對于端子131的切換時間的輸出151的信號的相應上升和下降時間；以及

tr2和tf2，相對于端子151的切換時間的輸出131的信號的相應上升和下降時間。

發(fā)生器行為可以從等差序列寫出。

特別地，可以寫出以下內(nèi)容：

l1n＝t12n+1-t12n；以及

h2n＝t22n+2-t22n+1。

進一步地，

t12n＝t22n-1+tf2；

t12n+1＝t22n+tr2；

t22n-1＝t12n-2+tr1；以及

t22n＝t12n-1+tf1。

可以推導出以下內(nèi)容：

l1n＝h2n-1-△fr2，其中△fr2＝tf2-tr2；以及

h2n-1＝l1n-1+△fr1，其中△fr1＝tf1-tr1。

基于這些關系，可以根據(jù)上升時間和下降時間之間的差異，簡單地表示差異持續(xù)時間的復現(xiàn)。

例如，對于持續(xù)時間l1n，可以寫出：

l1n+1＝l1n+△fr1-△fr2。

然后，通過從第一項l10(n＝0)表示序列：

l1n＝l10-n*r，其中r＝△fr2-△fr1。

因此，在電路的設計上，根據(jù)所選擇的基本單元(延遲元件)的數(shù)目及其在上升時間和下降時間之間的間隔，獲得具有可以確定的公比r的等差序列。

可以針對持續(xù)時間h2寫出類似的關系，其中：

h2n＝h20-n*r。

同樣，指出：

h1n，輸出131的信號的第n個高電平的持續(xù)時間(該持續(xù)時間與由第一線路11加上第二門15引入的延遲相關)；

l2n，輸出151的信號的第n個低電平的持續(xù)時間(該持續(xù)時間與由第一線路11加上第二門15引入的延遲相關)；

可以獲得以下關系：

h1n＝h10+n*r；以及

l2n＝l20+n*r。

如果上升時間和下降時間之間的差異(公比r)為負，則持續(xù)時間l1和h2增加，而持續(xù)時間l2和h1減小。相反地，如果公比r為正，則持續(xù)時間l1和h2減少，而持續(xù)時間l2和h1增加。

圖4示出利用該分析的多次振蕩的發(fā)生器的實施例。

事實上，期望能夠控制(以便遵守隨機發(fā)生器所需的特性)振蕩發(fā)生器的沿時間的行為，即從其停止的持續(xù)時間。該持續(xù)時間不僅是由延遲線路引入的延遲的函數(shù)，而且還是線路的上升和下降時間的函數(shù)。

知道期望形成隨機發(fā)生器的技術(shù)的基本單元(延遲元件)的行為，可以推導出其后發(fā)生器將停止的振蕩數(shù)目。利用正的公比r，當持續(xù)時間l1n變?yōu)榱銜r可以設置限制，即，對于n＝l10/r。事實上，當脈沖的持續(xù)時間變得短于延遲元件的延遲時，振蕩停止。

根據(jù)該實施例，每個支路分別由被稱為對稱的(即具有相同或非常接近的上升和下降時間(上升和下降時間之間的間隔短于公比r的十分之一))延遲線路21和27分別與被稱為不對稱的(具有彼此不同的上升和下降時間)元件21和28串聯(lián)組成。第一支路的輸入端子231連接到第一nand型邏輯門23的輸出，第一nand型邏輯門23具有接收觸發(fā)信號ctrl的第一輸入235，并且具有接收第二支路的輸出的第二輸入233。第一支路的輸出端子253連接到第二nand型門25的第一輸入，第二nand型門25具有接收信號ctrl的第一輸入255，并且使第二nand型門25的輸出251連接到第二支路的輸入。隨機數(shù)的振蕩的發(fā)生器的輸出為例如端子253或端子233。如前所述，該輸出以及因此的振蕩計數(shù)可以作為變型分別對應于門23或25的輸出231或251，或更一般地在回路的任何點處。事實上，輸出連接到振蕩數(shù)目的異步計數(shù)器的輸出，異步計數(shù)器對在由信號ctrl激活發(fā)生器和振蕩停止之間的振蕩數(shù)目進行計數(shù)。例如，該計數(shù)器(圖4中未示出)由級聯(lián)的一個或多個觸發(fā)器形成，該觸發(fā)器或第一觸發(fā)器的時鐘輸入接收發(fā)生器的輸出信號。觸發(fā)器輸出通過一個或多個的位(根據(jù)觸發(fā)器的數(shù)目)提供數(shù)目，其中通常只保留最低有效位以形成隨機數(shù)。

可以并行地使用多個發(fā)生器以增加所生成的隨機位的速率。

為了形成對稱的延遲線路21和27，優(yōu)選使用成對的反相器，即每條線路中有偶數(shù)個反相器。例如，線路21包括串聯(lián)的p對反相器3，而線路27包括串聯(lián)的q對反相器3。數(shù)p和q可以彼此相同或不同。

通過使用成對的反相器，不僅在每條線路的輸出處的信號沒有反相，而且最重要的是，每條線路具有相同或非常接近的上升和下降時間(間隔小于除以p或q的公比的十分之一)。事實上，通過使用相關技術(shù)的相同邏輯單元，即使以該技術(shù)制造的反相器3具有不同于其下降時間的上升時間，一對相同的反相器3形成具有相同上升和下降時間的元件。注意到tr和tf是反相器3的上升和下降時間，一對的上升和下降時間變?yōu)閠r+tf(根據(jù)輸入邊沿的方向為tr+tf或tf+tr)。因此，即使時間tf和tr彼此不同，它們的和針對所有反相器對保持不變。因此，無論如何轉(zhuǎn)變(上升或下降)，線路21和27都引入可確定的不變延遲。

可以使用任何類型的反相器(例如，由兩個串聯(lián)連接的晶體管形成的cmos反相器，具有互連輸入的nor或nand門等)，假設這些反相器當它們串聯(lián)配對時遵守依次地或者相反地關聯(lián)上升時間和下降時間的條件，使得無論在輸入處存在的邊沿如何，這些時間都被相加。

為了形成非對稱元件22和24，使用邏輯放大器類型(緩沖器)的非反相元件，不包括兩個相同的串聯(lián)連接的反相器。例如，可以使用使其兩個輸入連接的or型、and型門，或者也可以使用可以簡化到僅僅取決于單個輸入并具有不同上升和下降時間的反相功能的任何邏輯功能。每個元件22和24被選擇為具有不同于其下降時間的上升時間。進一步地，元件22和24被選擇為在它們的上升時間和下降時間之間具有不同的間隔。因此，將調(diào)節(jié)發(fā)生器的停止的間隔被引入。事實上，如上面建立的公式所示，門23和25也引入了每個支路的上升和下降時間之間的偏移。該偏移應該與分別由元件24和22引入的偏移相加，以分別獲得間隔△fr1和△fr2，并且因此獲得等差序列的公比。

所提供的實施例的優(yōu)點在于線路21和27的反相器對的數(shù)目p和q對限定振蕩的等差序列的公比沒有影響。事實上，它們僅調(diào)節(jié)每個序列的第一項，即，跟隨激活生成的信號ctrl的切換的第一脈沖的持續(xù)時間。

根據(jù)簡化的實施例，提供單個元件22或24，另一個支路僅具有對稱的延遲線路。

線路21和27可以無差異地放置在分別與它們相關聯(lián)的元件22和24的上游或下游。作為一種變型，元件22和24甚至在形成線路21和27的反相器或反相器對之間被插入在線路21和27的內(nèi)部。

所描述的實施例的優(yōu)點在于，現(xiàn)在可以容易地對振蕩發(fā)生器設置尺寸并且能夠表征它。因此，在包括隨機數(shù)發(fā)生器的電子電路的設計中，知道技術(shù)中的上升時間和下降時間之間的間隔，容易實現(xiàn)規(guī)范。

生成的數(shù)的解釋通過對輸出233和253中的一個輸出上的脈沖進行計數(shù)以及通過在計數(shù)周期結(jié)束時取例如最低有效位作為隨機位來執(zhí)行。計數(shù)周期通過時鐘信號設置。

圖5示意地示出了備選實施例，根據(jù)該備選實施例，等差序列的公比期望被最小化同時保持容易確定。

根據(jù)該變型，與圖4的實施例相比，分別提供與每個元件22、24或不對稱延遲線路(adl)并聯(lián)的第二對稱延遲線路(sdl)26和28。延遲線路22和26的輸入連接到線路21的輸出。線路24和28的輸入連接到線路27的輸出。線路22和26以及線路24和28的輸出分別連接到兩對一多路復用器51和52的輸入，多路復用器51和52的輸出分別連接到邏輯門25和23的輸入253和233。多路復用器51由多路復用器51的輸出信號的脈沖的計數(shù)(計數(shù)器53，cnth)產(chǎn)生的信號控制。換句話說，計數(shù)器確定從非對稱線路22切換到對稱線路26的脈沖數(shù)。在多路復用器52的一側(cè)，由同一計數(shù)器53或不同的計數(shù)器進行的控制可以被提供，計數(shù)器對多路復用器52的輸出的脈沖進行計數(shù)。事實上，如果使用單個計數(shù)器，則其被放置在具有最長延遲的支路上，以避免在第一脈沖結(jié)束之前切換多路復用器。

這種變化能夠使得等差序列的公比可配置，并且更具體地，能夠減小該公比以延遲發(fā)生器的停止。

事實上，僅使用對稱元件(21、26、27和28)執(zhí)行非對稱回路和余下的回路最小化序列的公比。采用上述符號，公比r除以回路數(shù)。除了其他以外，這能夠增加流經(jīng)發(fā)生器的延遲線路的脈沖數(shù)，同時減小延遲線路的大小。

計數(shù)器53可以為對脈沖進行計數(shù)的計數(shù)器，當振蕩停止時使脈沖的最低有效位限定所生成的隨機數(shù)。

圖6示出了可參數(shù)化為具有對稱延遲和不對稱延遲的延遲線路6的實施例。

作為前述實施例中的具體示例，圖6的實施例可以形成一個支路的對稱延遲線路(例如21)和非對稱延遲元件(例如22)的實施例。

根據(jù)本實施例，一個或多個(在該示例中為三個)對稱延遲線路212、214和216(即每個具有相同的上升和下降時間)與一個或多個(在該示例中為三個)延遲元件或非對稱延遲線路221、223、225(即每個具有不同的上升和下降時間)相關聯(lián)，每個非對稱或?qū)ΨQ線路分別可以通過多路復用器61、62、63、64、65和66被旁路。換句話說，線路212、214、216、221、223和225的輸入分別連接到多路復用器61、62、63、64、65和66的第一輸入，多路復用器61、62、63、64、65和66的另一個輸入分別連接到對應延遲線路的輸出。多路復用器61、62、63、64和65的輸出分別連接到線路212、214、216、221、223和225的輸入，并且多路復用器66的輸出限定可參數(shù)化延遲線路的輸出out。

每個多路復用器61至66是單獨可控的，例如，分別通過不同的位，例如字sel_dly的不同位[5]、[4]、[3]、[2]、[1]、[0]。

在形成圖4所示類型的多個振蕩的發(fā)生器的應用中，線路6的輸入端子in連接到相關支路的輸出(231或251，圖4和5)。

優(yōu)選地，每個線路212、214、216由一個或多個反相器對(即延遲元件)形成，每個線路具有如上所述的相同的上升和下降時間。在所示示例中，線路212、214和216分別包括32、16和8對反相器，即32、16和8個單元對稱延遲元件(sdelt)。

不對稱線路221、223和225引入相同或不同的延遲。優(yōu)選地，線路221、223和225由相同的單元元件形成，即，在上升時間和下降時間之間引入相同的偏移。然后在每條線路中提供不同數(shù)目的單元元件，這使得系統(tǒng)能夠以最佳粒度容易被參數(shù)化。在所示示例中，線路221、223和225分別包括4、2和1個非對稱單位延遲元件(adelt)。

因此，延遲和延遲線路6的上升時間和下降時間之間的差都可以被參數(shù)化。以線路212、214和216中的相同單元元件和線路221、223和225中的相同單元元件為例，范圍在對稱單元元件的延遲的8至56倍的對稱延遲和范圍在由對稱單元元件引入的間隔的1至7倍的上升沿和下降沿之間的時間間隔可以被選擇。

例如，如上參考圖4所述形成單元元件。

對稱和非對稱延遲線路的數(shù)目取決于所需的調(diào)節(jié)能力。不對稱元件不僅具有不同的上升和下降時間，而且具有促成延遲線路的總延遲的固有延遲。

例如，圖6的實施例可以用于集成相同的發(fā)生器結(jié)構(gòu)并且使得該結(jié)構(gòu)可參數(shù)化，無論是在設計上還是在應用中。

圖6的實施例可以通過與每個非對稱線路221、223和225并聯(lián)地放置具有相同延遲的對稱線路與圖5的實施例組合，從而抑制驅(qū)動多路復用器64到66的上部輸入(在圖6所示的方向)的線路的旁路。作為變型，3對1多路復用器被使用，3對1多路復用器具有接收相同延遲的并聯(lián)的兩條線路(分別為同步或異步)的相應輸出的兩個輸入，并且具有直接接收上一級多路復用器的輸出的第三輸入。

在圖6或其變型的實施例中，為了使參數(shù)化更容易，期望多路復用器61至66引入對稱延遲?，F(xiàn)在，通常的多路復用器在上升時間和下降時間方面具有不對稱的操作。

圖7示出了具有對稱操作(即相同的上升和下降時間)的多路復用器7的實施例。

多路復用器7或圖7為二對一多路復用器，即，它選擇其兩個輸入a或b中的一個輸入，并在輸出z提供對應信號。a或b之間的選擇由控制信號s執(zhí)行。

多路復用器7包括四個二對一復用或選擇元件。多路復用器7可以被認為是由在鏈中關聯(lián)的4個單元多路復用器72、74、76和78形成的。多路復用器是反相多路復用器。第一多路復用器72的輸入端子分別連接到輸入a和b。第二多路復用器74的兩個輸入一起連接到第一多路復用器72的輸出。第三多路復用器76的兩個輸入一起連接到第二多路復用器的輸出。第四多路復用器78的兩個輸入端子一起連接到第三多路復用器76的輸出，并且其輸出傳遞輸出z。信號s直接控制多路復用器72和74，并且在經(jīng)過反相器75之后，控制多路復用器76和78。

多路復用器74、76和78使它們的輸入互連的事實導致它們實際上不執(zhí)行選擇。然而，假設所有多路復用器72、74、76和78是相同的，它們都具有相同的上升和下降時間。進一步地，它們在它們的第一輸入上存在邊沿時都具有類似的行為，并且在它們的第二輸入上存在邊沿時都具有類似的行為。

注意到tr上升時間，tf下降時間，并且通過根據(jù)邊沿是在輸入a(相關多路復用器的第一輸入)還是b上(相關多路復用器的第二輸入)上，將這些符號分別添加第一索引a和b，和根據(jù)相關的多路復用器的第二索引72、74、76或78，可以寫為：

tra72＝tra74＝tra76＝tra78＝tra；

tfa72＝tfa74＝tfa76＝tfa78＝tfa；

trb72＝trb74＝trb76＝trb78＝trb；以及

tfb72＝tfb74＝tfb76＝tfb78＝tfb。

由于兩個多路復用器76和78的控制相對于多路復用器72和74的控制的反相，多路復用器7從輸入a或b到輸出z的上升和下降時間，可以根據(jù)是否在輸入a或輸入b上存在上升沿r或下降沿f被寫為：

traz＝tfa72+tra74+tfb76+trb78；

tfaz＝tfa72+tfa74+trb76+tfb78；

trbz＝tfb72+trb74+tfa76+tra78；以及

tfbz＝tfb72+tfb74+tra76+tfa78。

由于對于給定輸入該單元的上升和下降時間都相同，可以推導出：

traz＝tfaz＝trbz＝tfbz＝tra+tfa+trb+tfb。

因此，無論考慮的輸入如何，多路復用器7的上升和下降時間是相同的。因此，多路復用器與上述給定的限定是對稱的。

作為一種變型，可以假設在其他位置使控制反相，假設當兩個其他多路復用器選擇它們相應的第二輸入時，兩個多路復用器選擇它們相應的第一輸入。然而，在這種情況下，將確定由反相器引入的傳播延遲不大于單元多路復用器的最小傳播時間，簡言之輸出被改變。圖7的實施例的優(yōu)點在于，其確保在信號(邊沿)最后跨多路復用器72和74之前，多路復用器76和78的選擇是有效的。

雖然這在對稱方面沒有提供優(yōu)點，但是可以假設使用8、12和16以及更一般地任意四的倍數(shù)個單元多路復用器，假設使其中一半以相對于另一半相反的方式被控制。例如，這使得能夠增加傳播時間而不改變操作的對稱性。

圖7的實施例的優(yōu)點在于其獨立于單元多路復用器的內(nèi)部結(jié)構(gòu)。實際上，假設使用相同的單元多路復用器，所描述的操作被遵守。

如圖7所示的多路復用器具有多個應用。具體地，具有對稱操作通常是有利的。

作為應用的具體示例，圖7的多路復用器可以用于形成圖6的實施例的多路復用器61、62、63、64、65和66中的每一個。因此優(yōu)點在于數(shù)發(fā)生器的脈沖序列的公比僅保持與不對稱元件221、223和225相關聯(lián)，這減小了大小。

圖7的多路復用器7的結(jié)構(gòu)可以被適配為形成具有多于兩個輸入的多路復用器。

圖8示出了對稱的四對一多路復用器8的實施例。

根據(jù)該實施例，使用圖7中的類型的三個二對一多路復用器。第一多路復用器7a限定兩個輸入a和b。第二多路復用器7b限定輸入c和d。多路復用器7a和7b的相應輸出連接到第三多路復用器7c的兩個輸入，第三多路復用器7c的輸出限定四對一多路復用器的輸出z’。多路復用器7a和7b分別由信號s1和其反相信號控制。多路復用器7c由信號s2控制。例如，假設通過兩位的選擇字，信號s2由最高有效位形成，信號s1由最低有效位形成。

在上述類型的隨機數(shù)發(fā)生器中，發(fā)生器輸出的解釋需要對在輸出處存在的脈沖進行計數(shù)。此計數(shù)確定提取的數(shù)目。例如，在振蕩停止之后，在發(fā)生器的開始和計數(shù)器的讀取信號之間，存在于發(fā)生器輸出處的脈沖的計數(shù)的最低有效位被當作由發(fā)生器20產(chǎn)生的隨機位。根據(jù)由發(fā)生器的延遲線路的大小調(diào)節(jié)的可能的時間間隔的范圍來選擇發(fā)生器的開始和讀取信號之間的時間間隔。

然而，在計數(shù)器中，在狀態(tài)1和狀態(tài)0的計數(shù)之間可能存在不平衡，具體地如果待計數(shù)的信號的狀態(tài)之一相對于另一個狀態(tài)變得太短。這種現(xiàn)象是由于從給定的脈沖持續(xù)時間(在持續(xù)時間減小的方向)，計數(shù)器僅能夠根據(jù)其包含的當前計數(shù)的奇偶性考慮到一個方向上的脈沖。繼而，在提取1和提取0的概率之間存在不平衡。換句話說，使用圖4中的類型的發(fā)生器(同樣使用圖2中的類型的發(fā)生器)，當占空比變得太過變形時，使用發(fā)生器輸出作為計數(shù)時鐘導致脈沖的持續(xù)時間(根據(jù)相關輸出的低或高)短于觸發(fā)器考慮脈沖所需的最小時間。現(xiàn)在，這個時間對于高狀態(tài)和低狀態(tài)是不同的。因此，無論使用什么輸出，觸發(fā)器將離開其正常操作，并且在設計時不能預先確定哪個輸出將會被考慮。

這個問題不僅會在對如本公開所描述的發(fā)生器中的振蕩數(shù)目進行計數(shù)中遇到，更通常地會在對信號的短持續(xù)時間的事件進行計數(shù)中遇到，例如毛刺檢測器。

實際上，計數(shù)器，無論是否異步，都用稱為方形的時鐘正常地操作，即，具有接近50％的占空比?，F(xiàn)在，在上述發(fā)生器的情況下，對應于輸出231或251(或233、253)的異步計數(shù)器的時鐘的占空比在每個周期減小直到振蕩結(jié)束，或者相反地，在每個周期增加直到振蕩結(jié)束時。因此，輸出之一在狀態(tài)0停止，而另一個在狀態(tài)1停止。然而，通常不能確定地知道輸出中的哪一個將在狀態(tài)1停止，哪一個將在狀態(tài)0停止。

在計數(shù)器側(cè)，可以使用觸發(fā)器，該觸發(fā)器在它們的規(guī)格中在高狀態(tài)(1)中需要時鐘的最小持續(xù)時間和在低狀態(tài)(0)中需要時鐘信號的最小持續(xù)時間，例如，任意地在高狀態(tài)下的最小持續(xù)時間110ps和在低狀態(tài)下的最小持續(xù)時間的87ps。因此，當計數(shù)器的輸入觸發(fā)器接收到具有非常低或非常高的占空比的時鐘時，其可能最后在規(guī)范之外操作，并且之后不考慮時鐘信號的脈沖。

圖9示出了上述類型的隨機數(shù)發(fā)生器的實施例，其中其脈沖計數(shù)元件能夠使得對生成的數(shù)進行成形。

圖9示出了從門231和251的輸出采樣所生成的脈沖的數(shù)目的變型。

根據(jù)該實施例，例如如圖4所示的隨機振蕩數(shù)目發(fā)生器20(rong)的每個輸出251、231分別連接到計數(shù)器91(cntr)、93(cntl)的輸入。每個計數(shù)器91、93對對應的發(fā)生器輸出信號的脈沖進行計數(shù)。例如，每個計數(shù)器為d觸發(fā)器類型的異步計數(shù)器。

計數(shù)器91和93的讀取由信號read觸發(fā)，信號read將計數(shù)傳送到?jīng)Q定(decis)或組合電路95。電路95還接收輸出信號231和251，以在決定時知道在振蕩停止時這些信號的狀態(tài)。

在功能上，使用振蕩數(shù)目的計數(shù)器，一個計數(shù)器具有發(fā)生器20的輸出，另一個計數(shù)器具有發(fā)生器20的另一個輸出。如上所述，計數(shù)器中的一個將在另一個之前停止操作，即，由于觸發(fā)器的最小操作持續(xù)時間對于高狀態(tài)和低狀態(tài)是不同的，計數(shù)器的輸入觸發(fā)器將會在另一個計數(shù)器的輸入觸發(fā)器之前停止操作。事實上，計數(shù)器中的一個將在不遵守其在低狀態(tài)下的最小時間的振蕩的影響下停止，而另一個計數(shù)器將在不遵守其在高狀態(tài)下的最小時間的振蕩的影響下停止。

根據(jù)應用，根據(jù)由輸出231和251提供的狀態(tài)，由電路95執(zhí)行的在計數(shù)器91和93的輸出之間進行選擇的標準不同。這種選擇標準可以通過對發(fā)生器操作的模擬以確定觸發(fā)器是否由于高狀態(tài)下的最小時間或由于低狀態(tài)下的最小時間而停止來調(diào)節(jié)。

例如，如果重要的是計數(shù)結(jié)果的奇偶性，并且假設停止的計數(shù)器的觸發(fā)器在低狀態(tài)(狀態(tài)0)下的持續(xù)時間太短的影響下首先停止，則對應的計數(shù)器的值將低于另一個計數(shù)器的值。如果這種影響隨著觸發(fā)器的非對稱操被累積，即，從0到1比從1到0(或相反)更容易切換，則這在隨機數(shù)生成中引入了偏差，這是不期望的。則計數(shù)器中在從1切換到0已經(jīng)停止的計數(shù)器被選擇。

根據(jù)又一示例，其中奇偶性具有比振蕩的高數(shù)目更小的重要性，選擇最后停止的計數(shù)器。

根據(jù)又一示例，決定取決于計數(shù)器之間的關系。因此，保持以下的值：

如果兩個計數(shù)具有相同的奇偶性，則保持具有最高計數(shù)的計數(shù)器的值；或者

如果該計數(shù)為偶數(shù)，則保持具有最高計數(shù)的計數(shù)器的值，并且如果計數(shù)為奇數(shù)，則保持具有最低計數(shù)的計數(shù)器的值。

根據(jù)又一示例，考慮到由于另一個計數(shù)器已經(jīng)停止，計數(shù)器中持續(xù)操作的計數(shù)器具有異步操作的高風險。在這種情況下，塊95選擇首先停止的計數(shù)器的結(jié)果，即在輸出231或251的狀態(tài)切換時不改變其最低有效位的第一個計數(shù)器。在通過模擬尚未確定觸發(fā)器停止的原因(在低狀態(tài)下的最小時間或在高狀態(tài)下的最小時間)的情況下，該實施例是優(yōu)選的。

對兩個輸出進行計數(shù)并根據(jù)情況采用一個或另一個的事實能夠不錯過一個脈沖。

應當注意，關于圖9所描述的計數(shù)電路更一般地適用于任何隨機數(shù)發(fā)生器，而不必要適用于圖4的計數(shù)電路。具體地，可以對于具有彼此回送的延遲線路的任何隨機數(shù)發(fā)生器(如圖2)實現(xiàn)計數(shù)電路。

根據(jù)該計數(shù)方面的另一個實施例，由輸出253和233提供的信號在被計數(shù)之前被成形以消除可能的錯誤計數(shù)。為了實現(xiàn)這個，可選的成形電路(shaper)97被插入在相應的輸出251和231與計數(shù)器91和93之間。

圖10示出了脈沖信號成形電路97的實施例。

電路97包括d型觸發(fā)器972，其d輸入被強制為高狀態(tài)(1)，且其q非反相輸出限定提供成形信號的輸出s97。觸發(fā)器972的ck時鐘輸入限定接收待成形脈沖信號的電路的輸入。觸發(fā)器972的nq反相輸出經(jīng)由非反相延遲元件974(delay)連接到and型邏輯門976的第一輸入，該邏輯門976的輸出連接到觸發(fā)器972的rn重置輸入(在上升沿有效)。門976的第二輸入旨在接收用于激活電路97的信號rstn。當信號rstn處于狀態(tài)0時，電路97不活動且輸出s97永久地處于狀態(tài)0。因此門976是可選的，如果電路97不需要被解除激活。

由元件974引入的延遲的值被選擇為大于可以由d觸發(fā)器捕獲的最小脈沖寬度。

圖11a、11b、11c和11d以時序圖的形式示出了圖10的成形電路的操作。圖11a示出了將要被成形的輸入信號ck的形狀的示例。圖11b示出了q輸出(s97)的信號的對應形狀的示例。圖11c示出了nq輸出的對應形狀的示例。圖11d示出了rn輸入的信號的對應形狀的示例。

假定正脈沖的脈沖信號ck。

最初，q輸出(并且因此輸出s97)處于狀態(tài)0，nq輸出處于狀態(tài)1。rn輸入處于狀態(tài)1。假定信號rstn是活躍的(狀態(tài)1)。

在時鐘信號ck上的上升沿出現(xiàn)(時間t90)時，由于d輸入處于狀態(tài)1且rn輸入處于狀態(tài)1，所以該脈沖被傳送到切換到狀態(tài)1的q輸出。然而，nq輸出(q輸出的反相)切換到狀態(tài)0。該狀態(tài)通過rn輸入上的延遲delay(考慮包括在值delay中的由門976引入的延遲)被傳送。在延遲delay結(jié)束時的rn輸入的切換導致將q輸出強制為狀態(tài)0，并且相應地將nq輸出強制為狀態(tài)1，轉(zhuǎn)而，這又導致總是在延遲delay結(jié)束時，rn輸入切換到狀態(tài)0。然后觸發(fā)器準備好考慮新的狀態(tài)。時序圖的右側(cè)部分示出了使用具有持續(xù)時間比延遲delay短的脈沖ck的操作。延遲delay獨立于信號ck的脈沖的持續(xù)時間來設置輸出信號的脈沖的持續(xù)時間。因此，即使信號ck的脈沖理論上太短而不能考慮其下降，它仍然存在于q輸出上。

持續(xù)時間delay設置信號s97的脈沖的持續(xù)時間，并且因此設置圖10的實施例中的計數(shù)器的輸入的持續(xù)時間。

為了形成以負脈沖的脈沖信號操作的成形電路，門976的輸出連接到觸發(fā)器的設置輸入，將輸入強制為狀態(tài)0，并且延遲元件接收q非反相輸出，而成形電路的輸出由nq反相輸出限定。根據(jù)上述說明，操作可以容易地被調(diào)換順序。

已經(jīng)描述的實施例的優(yōu)點在于，它們能夠以可確定的方式可靠地設計或配置隨機數(shù)發(fā)生器。因此，由規(guī)格設定的準則可以被實現(xiàn)，并且可以驗證發(fā)生器滿足這些規(guī)格的事實。

另一個優(yōu)點在于所描述的解決方案與給定技術(shù)的標準單元的使用兼容。

另一個優(yōu)點在于發(fā)生器組件可以由邏輯元件形成。

對于隨機數(shù)發(fā)生器，在固定時間間隔之后對數(shù)目進行采樣，該固定時間間隔開始于發(fā)生器的激活(信號ctrl)，并被選擇為大于發(fā)生器的最大停止時間，或者通過檢測計數(shù)器的停止來對數(shù)目進行采樣。

為了形成集成電路標識符類型的不可克隆數(shù)的發(fā)生器，延遲線路以及等差序列的公比被設置大小以設置振蕩數(shù)目。在發(fā)生器停止之后，以與對于隨機數(shù)發(fā)生器相同的方式對數(shù)目進行采樣，并且僅優(yōu)選地保留位的一部分(最有效的)。

已經(jīng)描述了各種實施例。本領域技術(shù)人員將會作出各種更改、修改和改進。特別地，由對稱延遲線路引入的延遲和由非對稱延遲元件引入的偏移的選擇取決于發(fā)生器的應用和規(guī)格。最后，基于上文給出的功能指示，所描述實施例的實際實施方式在本領域技術(shù)人員的能力范圍內(nèi)。

這些更改、修改和改進認為是本公開內(nèi)容的一部分，并且包括在本發(fā)明的精神和范圍內(nèi)。因此，前面的描述僅僅是通過示例的方式并且不旨在于限制。本發(fā)明僅被限制為如所附權(quán)利要求及其等效物所限定的。